2022我国集成电路制造企业面临困难与挑战（完整文档）

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我国集成电路制造企业面临的困难与挑战5篇

【篇1】我国集成电路制造企业面临的困难与挑战

集成电路

集成电路工程是包括集成电路设计、制造、测试、封装、材料、微细加工设备以及集成电路在网络通信、数字家电、信息安全等方面应用的工程技术领域。

本领域的主要方向包括集成电路工程技术基础理论，集成电路与片上系统设计，集成电路应用，集成电路工艺与制造，集成电路测试与封装，集成电路材料，电子设计自动化（EDA）技术及其应用，嵌入式系统设计和应用，集成电路知识产权管理，集成电路设计企业和制造企业管理等。

概述

集成电路的发明和应用，是人类二十世纪最重要的科技进步之一。集成电路是现代信息社会的基础，是当代电子系统的核心。它对经济建设、社会发展和国家安全具有至关重要的战略地位和不可替代的核心关键作用，其重要性和产业规模仍在迅速提高。集成电路工程目前已经成为渗透多个学科的、战略性与高技术产业相结合的综合性的工程领域。

集成电路工程领域是集成电路设计、制造、测试、封装、材料、设备以及集成电路在网络通信、数字家电、信息安全等方面应用的工程技术领域。集成电路工程技术包含了当今电子技术、计算机技术、材料技术和精密加工等技术的最新发展。集成电路高密度、小尺度、高性能的特点，使得集成电路工程技术成为当今最具有渗透性和综合性的工程技术领域之一。集成电路的应用范围涉及网络通信、计算系统、信息家电、汽车电子、控制仪表、生物电子等众多方面。设计并制造集成电路作为应用产品的核心，是现代电子系统面向用户、面向产品、面向应用赢得竞争力的要求，同时也是传统产业升级和改造的关键。

集成电路应用相关的工程领域包括电子科学与技术、电子与通信工程领域、信息与通信工程、计算机科学与技术、控制科学与工程、仪器科学与技术、核科学与技术、电气工程、汽车工程、光学工程、生物医学工程、兵器工程、航天工程等。

我国集成电路产业诞生于六十年代，共经历了三个发展阶段：

1965年-1978年：以计算机和军工配套为目标，以开发逻辑电路为主要产品，初步建立集成电路工业基础及相关设备、仪器、材料的配套条件。

1978年-1990年：主要引进美国二手设备，改善集成电路装备水平，在“治散治乱”的同时，以消费类整机作为配套重点，较好地解决了彩电集成电路的国产化。

　 1990年-2000年：以908工程、909工程为重点，以CAD为突破口，抓好科技攻关和北方科研开发基地的建设，为信息产业服务，集成电路行业取得了新的发展。

分类

集成电路根据不同的功能用途分为模拟和数字两大类别，而具体功能更是数不胜数，其应用遍及人类生活的方方面面。集成电路根据每部的集成度分为大规模、中规模、小规模三类。其封装又有许多形式。“双列直插”和“单列直插”的最常见。消费类电子产品中用软封装的IC，精密产品用贴片封装的IC等。

对于CMOS型IC，特别要注意防止静电击穿IC，最好也不要用未接地的电烙铁焊接。使用IC也要注意其参数，如工作电压，散热等。数字IC多用+5V的工作电压，模拟IC工作电压各异。集成电路有各种型号，其命名也有一定的规律。一般是由前缀、数字编号、后缀组成。前缀表示集成电路的生产厂家集类别，后缀一般用来表示集成电路的封装形式、版本代号等。常用的集成电路如小功率音频放大器LM386就因为后缀不同而有许多种。LM386N是美国国家半导体公司的产品，LM代表线性电路，N代表塑料双列直插。

集成电路型号众多，随着技术的发展，又有更多的功能更强、集成度更高的集成电路涌现，为电子产品的生产技术带来了方便。在设计制作时，若没有专用的集成电路可以应用，就应该尽量选用应用广泛的通用集成电路，同时考虑集成电路的价格和制作的复杂度。在电子制作中，有许多常用的集成电路，如NE555（时基电路）、LM324（四个集成的运算放大器）、TDA2822（双声道小功率放大器）、KD9300（单曲音乐集成电路）、LM317（三段可调稳压器）等。

设计流程

集成电路设计的流程一般先要进行软硬件划分，将设计基本分为两部分：芯片硬件设计和软件协同设计。芯片硬件设计包括：

　　1．功能设计阶段

设计人员产品的应用场合，设定一些诸如功能、操作速度、接口规格、环境温度及消耗功率等规格，以做为将来电路设计时的依据。更可进一步规划软件模块及硬件模块该如何划分，哪些功能该整合于SOC 内，哪些功能可以设计在电路板上。

2．设计描述和行为级验证

供能设计完成后，可以依据功能将SOC 划分为若干功能模块，并决定实现这些功能将要使用的IP 核。此阶段将接影响了SOC 内部的架构及各模块间互动的讯号，及未来产品的可靠性。

决定模块之后，可以用VHDL 或Verilog等硬件描述语言实现各模块的设计。接着，利用VHDL 或Verilog 的电路仿真器，对设计进行功能验证（function simulation，或行为验证 behavioral simulation）。

注意，这种功能仿真没有考虑电路实际的延迟，但无法获得精确的结果。

3．逻辑综合

确定设计描述正确后，可以使用逻辑综合工具（synthesizer）进行综合。

综合过程中，需要选择适当的逻辑器件库（logic cell library），作为合成逻辑电路时的参考依据。

硬件语言设计描述文件的编写风格是决定综合工具执行效率的一个重要因素。事实上，综合工具支持的HDL 语法均是有限的，一些过于抽象的语法只适于作为系统评估时的仿真模型，而不能被综合工具接受。逻辑综合得到门级网表。

4．门级验证（Gate-Level Nerlist Verification）

门级功能验证是寄存器传输级验证。主要的工作是要确认经综合后的电路是否符合功能需求，该工作一般利用门电路级验证工具完成。注意，此阶段仿真需要考虑门电路的延迟。

5．布局和布线

　　布局指将设计好的功能模块合理地安排在芯片上，规划好它们的位置。布线则指完成各模块之间互连的连线。注意，各模块之间的连线通常比较长，因此，产生的延迟会严重影响SOC的性能，尤其在0.25 微米制程以上，这种现象更为显著。

工艺

集成电路工艺（integrated circuit technique ）是把电路所需要的晶体管、二极管、电阻器和电容器等元件用一定工艺方式制作在一小块硅片、玻璃或陶瓷衬底上，再用适当的工艺进行互连，然后封装在一个管壳内，使整个电路的体积大大缩小，引出线和焊接点的数目也大为减少。集成的设想出现在50年代末和60年代初，是采用硅平面技术和薄膜与厚膜技术来实现的。电子集成技术按工艺方法分为以硅平面工艺为基础的单片集成电路、以薄膜技术为基础的薄膜集成电路和以丝网印刷技术为基础的厚膜集成电路。

中国集成电路产业发展现状与前景展望

1.集成电路产业规模快速扩大

　　1998年我国集成电路产量达到22.2亿块,销售规模为58.5亿元。

　　到2007年,我国集成电路产量达到411.7亿块,销售额为1251.3亿元,10年间产量和销售额分别扩大18.5倍与21倍之多,年均增速分别达到38.3%与40.5%,销售额增速远远高于同期全球年均6.4%的增速。

　　2.设计、制造和封装测试业三业并举,半导体设备和材料的研发水平和生产能力不断增强,产业链基本形成
　　经过30年的发展,我国已初步形成了设计、芯片制造和封测三业并举、较为协调的发展格局,产业链基本形成。2001年我国设计业、芯片制造业、封测业的销售额分别为11亿元、27.2亿元、161.1亿元,分别占全年总销售额的5.6%、13.6%、80.8%,产业结构不尽合理。最近5年来,在产业规模不断扩大的同时,IC产业结构逐步趋于合理,设计业和芯片制造业在产业中的比重显著提高。到2007年我国IC设计业、芯片制造业、封测业的销售额分别为225.5亿元、396.9亿元、627.7亿元,分别占全年总销售额的18.0%、31.7%、50.2%。

　　半导体设备材料的研发和生产能力不断增强。在设备方面,100纳米等离子刻蚀机和大角度等离子注入机等设备研发成功,并投入生产线使用。随着国产太阳能电池制造设备的大量应用,近几年国产半导体设备销售额大幅增长。在材料方面,已研发出8英寸和12英寸硅单晶,硅晶圆和光刻胶的国内生产和供应能力不断增强。

　　3.技术水平快速提升

　　技术创新能力不断提高,与国外先进水平差距不断缩小。从改革开放之初的3英寸生产线,发展到目前的12英寸生产线,IC制造工艺向深亚微米挺进,研发了不少工艺模块,先进加工工艺已达到80nm。封装测试水平从低端迈向中高端,在SOP、PGA、BGA、FC和CSP以及SiP等先进封装形式的开发和生产方面取得了显著成绩。IC设计水平大大提升,设计能力小于等于0.5微米企业比例已超过60%,其中设计能力在0.18微米以下企业占相当比例,部分企业设计水平已经达到90nm的先进水平。设计能力在百万门规模以上的国内IC设计企业比例已上升到20%以上,最大设计规模已经超过5000万门级。

　　随着技术创新能力的提升,涌现出一批自主开发的IC产品。在金卡工程的带动下,经过政府、企业等各方共同努力,以二代身份证、手机SIM卡等为代表的IC卡芯片实现了突破。“龙芯”、移动应用处理器、基带芯片、数字多媒体、音视频处理、高清数字电视、图像处理、功率管理以及存储卡控制等许多IC产品开发成功,相当一批IC已投入量产,不仅满足国内市场需求,有的还进入国际市场竞争。

　　4.制造代工企业融入全球产业竞争

　　截至2007年底,国内已建成的集成电路生产线有52条,量产的12英寸生产线3条、8英寸生产线14条。涌现出中芯国际、华虹NEC、宏力半导体、和舰科技、台积电（上海）、上海先进等IC制造代工企业,这些企业纷纷进入国际市场,融入全球产业竞争,全球代工业务市场占有率超过9%。目前,中芯国际已成为全球第三大代工厂,代工水平达到了90nm。华虹NEC也已进入全球芯片加工企业前十名行列。

　　5.产业发展条件和投资环境不断完善

　　经过多年的发展和积累,我国IC产业已经具备了快速成长的产业基础。

近几年来,我国迅速成为全球最大的集成电路市场,2009年市场规模约占全球的1/3,为产业的发展提供了广阔的需求空间。在国家政策的鼓励和扶持下,国有、民营和外商投资企业竞相发展,企业管理体制和机制的改革不断深化,一批创新发展的企业领军人物脱颖而出。多年来国内培养的众多集成电路人才和大量海外高级人才的加入,为产业发展提供了技术人才保障,长三角地区、环渤海湾地区以及珠三角地区三大经济带的投资环境日臻完善。最近几年,围绕成都、西安、重庆等城市的西部产业带正在蓬勃兴起。

【篇2】我国集成电路制造企业面临的困难与挑战

　CMOS集成电路制造工艺

从电路设计到芯片完成离不开集成电路的制备工艺，本章主要介绍硅衬底上的CMOS集成电路制造的工艺过程。有些CMOS集成电路涉及到高压MOS器件（例如平板显示驱动芯片、智能功率CMOS集成电路等），因此高低压电路的兼容性就显得十分重要，在本章最后将重点说明高低压兼容的CMOS工艺流程。

1.1　基本的制备工艺过程

CMOS集成电路的制备工艺是一个非常复杂而又精密的过程，它由若干单项制备工艺组合而成。下面将分别简要介绍这些单项制备工艺。

1.1.1 衬底材料的制备

任何集成电路的制造都离不开衬底材料——单晶硅。制备单晶硅有两种方法：悬浮区熔法和直拉法，这两种方法制成的单晶硅具有不同的性质和不同的集成电路用途。

1　悬浮区熔法

悬浮区熔法是在20世纪50年代提出并很快被应用到晶体制备技术中。在悬浮区熔法中，使圆柱形硅棒固定于垂直方向，用高频感应线圈在氩气气氛中加热，使棒的底部和在其下部靠近的同轴固定的单晶籽晶间形成熔滴，这两个棒朝相反方向旋转。然后将在多晶棒与籽晶间只靠表面张力形成的熔区沿棒长逐步向上移动，将其转换成单晶。

悬浮区熔法制备的单晶硅氧含量和杂质含量很低，经过多次区熔提炼，可得到低氧高阻的单晶硅。如果把这种单晶硅放入核反应堆，由中子嬗变掺杂法对这种单晶硅进行掺杂，那么杂质将分布得非常均匀。这种方法制备的单晶硅的电阻率非常高，特别适合制作电力电子器件。目前悬浮区熔法制备的单晶硅仅占有很小市场份额。

2　直拉法

随着超大规模集成电路的不断发展，不但要求单晶硅的尺寸不断增加，而且要求所有的杂质浓度能得到精密控制，而悬浮区熔法无法满足这些要求，因此直拉法制备的单晶越来越多地被人们所采用，目前市场上的单晶硅绝大部分采用直拉法制备得到的。

拉晶过程：首先将预处理好的多晶硅装入炉内石英坩埚中，抽真空或通入惰性气体后进行熔硅处理。熔硅阶段坩埚位置的调节很重要。开始阶段，坩埚位置很高，待下部多晶硅熔化后，坩埚逐渐下降至正常拉晶位置。熔硅时间不宜过长，否则掺入熔融硅中的会挥发，而且坩埚容易被熔蚀。待熔硅稳定后即可拉制单晶。所用掺杂剂可在拉制前一次性加入，也可在拉制过程中分批加入。拉制气氛由所要求的单晶性质及掺杂剂性质等因素确定。拉晶时，籽晶轴以一定速度绕轴旋转，同时坩埚反方向旋转，大直径单晶的收颈是为了抑制位错大量地从籽晶向颈部以下单晶延伸。收颈是靠增大提拉速度来实现的。在单晶生长过程中应保持熔硅液面在温度场中的位置不变，因此，坩埚必须自动跟踪熔硅液面下降而上升。同时，拉晶速度也应自动调节以保持等直生长。所有自动调节过程均由计算机控制系统或电子系统自动完成。

1.1.2 光刻

光刻是集成电路制造过程中最复杂和关键的工艺之一。光刻工艺利用光敏的抗蚀涂层（光刻胶）发生光化学反应，结合刻蚀的方法把掩模版图形复制到圆硅片上，为后序的掺杂、薄膜等工艺做好准备。在芯片的制造过程中，会多次反复使用光刻工艺。现在，为了制造电子器件要采用多达24次光刻和多于250次的单独工艺步骤，使得芯片生产时间长达一个月之久。目前光刻已占到总的制造成本的1/3以上，并且还在继续提高。

光刻的主要工艺步骤包括：光刻胶的涂覆，掩模与曝光，光刻胶显影，腐蚀和胶剥离。下面分别进行简要的介绍：

1 光刻胶涂覆

光刻胶是一种有机的光敏化合物。按照胶的极性可分为正性光刻胶和负性光刻胶。光刻胶在曝光之后，被浸入显影溶液中，在显影过程中，正性光刻胶爆过光的区域溶解的速度要快得多，理想情况下，未曝光区域保持不变。负性光刻胶正好相反，在显影剂中未曝光的区域将溶解，而曝光的区域被保留。正胶的分辨率往往较好，因此在集成电路制造中应用更为普及。

在光刻胶涂覆前，硅片要进行热处理以去除湿气，并且经粘附增强剂处理，然后用光刻胶溶液旋转涂覆。在一个高温的热板上，溶剂挥发掉，通过选择光刻胶的粘度和涂覆旋转的速度，使光刻胶固化为十分均匀的薄膜，厚度约为1～2微米。

2　掩模与曝光

掩模版与圆片的对准至关重要，它将限制芯片的集成密度和电路的性能，因此在现代集成电路制造工艺中，采用了多种方法以保证掩模版与圆片的对准。

（1）多数步进机中，圆片并不直接对准掩模，而是圆片和掩模经过各自的光路，对准于曝光系统的光学链上。如果这两个对准过程不是精确匹配的，就会发生对准误差。为了避免这些系统误差，要周期性做基线校准处理。

（2）超出和缩进的消除。在接触式、接近式和扫描投影光刻机中，超出和缩进通常是由于圆片在一系列的工艺过程中由温度引起的物理尺寸的变化而造成的。步进机以全局对准模式可以减轻这个问题，应用良好的逐个位置对准方法甚至可以完全消除它。此外，该类型的误差也容易由于掩模温度的少量变化而产生。

（3）掩模材料的选择。石英由于具有较低的热膨胀系数（7fd9c456e9bb12fe232f4a30d34935d7.png），常被选做制作掩模的材料。为了避免一整块8英寸掩模产生大于0.1微米的膨胀，需要掩模温度变化控制0.75℃。当大量光穿过掩模时，这个条件并不容易达到。亚微米步进机应用先进曝光系统控制掩模温度，以尽量减小这个问题。此外对准记号的畸变也可能造成芯片旋转和对不准。　　　　　

曝光的方法主要有光学曝光、离子束曝光、电子束曝光和X射线曝光等。

3　显影

显影是把潜在的光刻胶图形转变为最后的三维立体图像。这一过程中，最重要的参数是曝光与未曝光区域之间的溶解率比例(DR)。商用正胶有大于1000的DR比，在曝光区域溶解速度为3000nm/min，在未曝光区域仅为几nm/min（暗腐蚀）。光刻胶的DR可在显影时用反射率现场测量。

4　刻蚀与胶剥离

刻蚀包括湿法刻蚀和干法刻蚀，将在后面详细讨论。完成了上面所有的工艺过程后，最后，除了高温稳定的光刻胶，例如光敏聚酰亚胺，可以作为中间介质或缓冲涂覆而保留在器件上，要把所有的光刻胶剥离。为避免对被处理表面的损伤，应采用低温下温和的化学方法。

随着所需的特征尺寸的继续减小，光学光刻变得越来越困难。但目前随着光学光刻的不断改善和向更短波长的发展，预期，光学光刻可以具有分辨略小于0.1微米特征尺寸的能力。

1.1.3 刻蚀

刻蚀工艺主要包括湿法刻蚀和干法刻蚀两种。

1　湿法刻蚀

湿法刻蚀是将刻蚀材料浸泡在腐蚀液内进行腐蚀的技术。它是一种纯化学刻蚀，具有优良的选择性，它刻蚀完当前薄膜就会停止，而不会损坏下面一层其他材料的薄膜。在硅片表面清洗及图形转换中，湿法刻蚀曾支配着集成电路工业一直到70年代中期，即一直到特征尺寸开始接近膜厚时。因为所有的半导体湿法刻蚀都具有各向同性。无论是氧化层还是金属层的刻蚀，横向刻蚀的宽度都接近于垂直刻蚀的深度。此外湿法刻蚀还受更换槽内腐蚀液而必须停机的影响。

目前，湿法工艺一般被用于工艺流程前面的硅片准备阶段和清洗阶段。而在图形转换中，干法刻蚀已占据主导地位。

2　干法刻蚀

干法刻蚀是以等离子体进行薄膜刻蚀的技术。它是硅片表面物理和化学两种过程平衡的结果。在半导体刻蚀工艺中，存在着两个极端：离子铣是一种纯物理刻蚀，可以做到各向异性刻蚀，但不能进行选择性刻蚀；
而湿法刻蚀如前面所述则恰恰相反。人们对这两种极端过程进行折衷，得到目前广泛应用的一些干法刻蚀技术，例如：反应离子刻蚀(RIE)和高密度等离子体刻蚀(HDP)。这些工艺具有各向异性刻蚀和选择性刻蚀的特点。

3　剥离技术

图形转换过程的另一种工艺技术是剥离技术，这个工艺技术的优点在于可以处理离子轰击难以刻蚀的材料，并且可以避免对衬底和薄膜的损伤。

剥离技术的工艺流程如图1.1所示。首先涂厚光刻胶并形成所设计的图案，再使用蒸发技术淀积一层金属薄膜，蒸发的一个特点是对高纵横比的图形覆盖性差。如果光刻胶显影后得到一个凹的刨面，金属条便会断线。接下来硅片浸到能溶解光刻胶的溶液中，直接淀积在硅片上的金属线将被保留，而淀积在光刻胶上的金属线将从硅片上脱离。

剥离技术的不足之处是，剥离掉的金属会影响到芯片的合格率。

图1.1 剥离技术的工艺流程

1.1.4 掺杂、扩散

在制造所有的半导体器件时都必须采用掺杂工艺，通过掺杂可以在硅衬底上形成不同类型的半导体区域，构成各种器件结构，比如MOS管的源、漏区的形成等。为了保证器件能按设计要求正常工作，掺杂的区域的浓度与尺寸必须符合设计要求，而这些工作都是由掺杂工艺实现的。在半导体制造中主要的掺杂方法热扩散掺杂和离子注入掺杂。

1　热扩散掺杂

热扩散掺杂是指利用分子在高温下的扩散运动，使杂质原子从浓度很高的杂质源向体硅中扩散并形成一定的分布。

热扩散通常分两个步骤进行：预淀积和再分布。预淀积是指在高温下，利用杂质源，如硼源、磷源等，对硅片上的掺杂窗口进行扩散，在窗口处形成一层较薄但具有较高浓度的杂质层。这是一种恒定表面源的扩散过程。再分布是限定表面源的扩散过程，是利用预淀积所形成的表面杂质层做杂质源，在高温下将这层杂质向体硅内扩散的过程，通常再分布的时间较长，通过再分布，可以在硅衬底上形成一定的杂质分布和结深。

但是热扩散掺杂工艺具有一个很明显的缺点就是不能精确控制杂质的浓度，从而所生产出来的电路会与所设计的电路有一定的差别。

2　离子注入掺杂

随着半导体尺寸的缩小，精度的控制要求越来越严格，大多数工艺已经采用全离子注入工艺来替代热扩散掺杂以获得精确的浓度。

离子注入是通过高能量的离子束轰击硅片表面，在掺杂窗口处，杂质离子被注入到体硅内，而在其它不需掺杂的区域，杂质离子被硅表面的保护层屏蔽，从而完成选择性掺杂。在离子注入过程中，电离的杂质离子经静电场加速打到硅片表面，通过测量离子电流可严格控制注入剂量。注入工艺所用的剂量范围很大，可以从轻掺杂的40f5544cb80013ecdc6ab11a7e75d224.png到诸如源/接触、发射极、埋层集电极等低电阻区所用的dd203fe1cac8289fd76fcf440bd3870c.png。某些特殊的应用要求剂量大于580258c6a6159ceb09535e9e7a7d7028.png。另一方面，通过控制静电场可以控制杂质离子的穿透深度，典型的离子能量范围为5~200keV。

通常离子注入的深度较浅且浓度较大，必须进行退火和再分布工艺。由于离子进入硅晶体后，会给晶格带来大范围的损伤，为了恢复这些晶格损伤，在离子注入后要进行退火处理，根据注入的杂质数量不同，退火温度一般在450~950℃之间。在退火的同时，杂质在硅体内进行再分布，如果需要还可以进行后续的高温处理以获得所需的结深。

1.1.5 化学气相淀积

在半导体制造工艺中，薄膜淀积工艺是一组非常重要的工艺，可分为物理淀积和化学淀积两类。

化学气相淀积(CVD)是一种常用的化学淀积工艺，是一个从气相向衬底沉积薄膜的过程。该工艺通过化学反应的方式，在反应室内将反应的固态生成物淀积到硅片表面，形成所需要的薄膜。CVD具有非常好的台阶覆盖能力，并且对衬底的损伤很小，因此在集成电路制造中的地位越来越重要。

下面介绍几种工艺上常用的化学气相淀积方法：

1　常压介质CVD

常压化学气相淀积(APCVD)是指在大气压下进行的一种化学气相淀积的方法，这是化学气相淀积最初所采用的方法。这种工艺所需的系统简单，反应速度快，并且其淀积速率可超过1000Å/min，特别适于介质淀积，但是它的缺点是均匀性较差，所以APCVD一般用在厚的介质淀积。

2　低压CVD

随着半导体工艺特征尺寸的减小，对薄膜的均匀性要求以及膜厚误差要求不断提高，出现了低压化学气相淀积(LPCVD)。低压化学气相淀积是指系统工作在较低的压强下的一种化学气相淀积的方法。LPCVD技术不仅用于制备硅外延层，还广泛用于各种无定形钝化膜及多晶硅薄膜的淀积，是一种重要的薄膜淀积技术。

3　等离子体增强CVD

等离子体增强化学气相淀积(PECVD)是指采用高频等离子体驱动的一种气相淀积技术，是一种射频辉光放电的物理过程和化学反应相结合的技术。该气相淀积的方法可以在非常低的衬底温度下淀积薄膜，例如在铝上淀积SiO2。工艺上等离子体增强化学气相淀积主要用于淀积绝缘层。

4　金属CVD

金属化学气相淀积是一个全新的气相淀积的方法，利用化学气相淀积的台阶覆盖能力好的优点，可以实现高密度互联的制作。金属进入接触孔时台阶覆盖是人们最关心的问题之一，尤其是对深亚微米器件，溅射淀积金属薄膜对不断增加的高纵横比结构的台阶覆盖正变得越来越困难。在旧的工艺中，为了保证金属覆盖在接触孔上，刻蚀工艺期间必须小心地将侧壁刻成斜坡，这样金属布线时出现“钉头”（如图1.2）。“钉头”将显着降低布线密度。如果用金属CVD，就可以避免“钉头”的出现，从而布线密度得到提高。钨是当前最流行的金属CVD材料。

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图1.2 使用钉头接触与填塞接触比较

1.2双阱CMOS工艺的主要流程

随着CMOS集成电路制造工艺的不断发展，工艺线宽越来越小，现在0.18μm已经成为超大规模集成电路制造的主流工艺线，0.09μm甚至更小线宽的工艺线在部分实验室也已经开始用于制备超大规模集成电路。对于不同线宽的流水线，一个标准的CMOS工艺过程虽然略有差别，但主要的过程基本相同，都包括第一节介绍的工艺过程。下面以光刻掩膜版为基准描述一个双阱硅栅双铝CMOS集成电路的工艺过程的主要步骤，用以说明如何在CMOS工艺线上制备CMOS集成电路。

图1.3(a)~(m)所示的即为双阱单多晶、双铝CMOS工艺的主要流程。下面对双阱CMOS工艺的主要步骤进行较详细的说明。

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(a)

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(b)

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(c)

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(d)

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(e)

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(f)

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(g)

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(h)

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(i)

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(j)

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(k)

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(l)

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(m)

图1.3　双阱工艺主要流程

（a）制备n型阱

1）氧化p型单晶硅衬底材料。

其目的是在已经清洗洁净的p型硅表面上生长一层很薄的二氧化硅层，作为n阱和p阱离子注入的屏蔽层。

2）在衬底表面涂上光刻胶，采用第一块光刻掩膜版进行一次光刻。

其图形是所有需要制作n阱和相关n-型区域的图形，光刻的结果是使制作n阱和相关n-型区域图形上方的光刻胶易于被刻蚀，当这些易于被刻蚀的光刻胶被刻蚀之后，其下面的二氧化硅层就易于被刻蚀掉。刻蚀过程采用湿法刻蚀技术，刻蚀的结果是使需要做n阱以及相关n-型区域的硅衬底裸露出来。同时，当刻蚀完毕后，保留光刻胶，和其下面的二氧化硅层一起作为磷杂质离子注入的屏蔽层。

3）离子注入磷杂质。

这是一个掺杂过程，其目的是在p型的衬底上形成n型区域—n阱，作为PMOS区的衬底。离子注入的结果是在注入窗口处的硅表面形成一定的n型杂质分布，这些杂质将作为n阱再分布的杂质源。

4）n型杂质的退火与再分布。

将离子注入后的硅片去除表面所有的光刻胶并清洗干净，在氮气环境（有时也称为中性环境）下退火，恢复被离子注入所损伤的硅晶格。在退火完成后，将硅片送入高温扩散炉进行杂质再分布，再分布的目的是为了形成所需的n阱的结深，获得一定的n型杂质浓度分布，最终形成制备PMOS所需的n型阱。再分布过程中为了使磷杂质不向扩散炉中扩散，一般再分布开始阶段在较低温度的氧气气氛中扩散，其目的是在硅衬底表面形成二氧化硅的阻挡层，然后在较高温度、氮气环境中进行再分布扩散。

（b）制备p型阱。

1）将进行完步骤（a）后的硅片进行第二次光刻。

其光刻掩膜版为第一次光刻掩膜版的反版，采用与步骤(a)相同的光刻与刻蚀工艺过程，其结果是使除n阱以及相关n-型区域之外的硅衬底裸露出来。

2）进行离子注入硼杂质。

3）采用与步骤（a）相同的退火与再分布工艺过程，最终形成制备NMOS有源区所需的p型阱。

为了防止注入的硼杂质在高温处理过程中被二氧化硅“吞噬”，在再分布的初始阶段仍采用氮气环境，当形成了一定的杂质分布后，改用氧气环境，在硅表面生成一层二氧化硅膜，再分布的最后阶段仍在氮气环境中扩散。

（c）制备有源区。

所谓有源区是指将来要制作CMOS晶体管、电阻、接触电极等的区域。其制备过程如下：

1）氧化

由于氮化硅与硅的晶格不相匹配，如果直接将氮化硅沉积在硅表面，虽然从屏蔽场氧化效果是一样的，但由于晶格不匹配，将在硅表面引入晶格缺陷，所以，生长一层底氧将起到缓冲的作用。通过热氧化在硅表面生长一层均匀的氧化层，作为硅与氮化硅的缓冲层，而且这层底氧层去除后，硅表面仍保持了较好的界面状态。

2）沉积氮化硅

采用CVD技术在二氧化硅的上面沉积氮化硅。

3）第三次光刻。

用第三块光刻掩膜版进行光刻，光刻的目的是使除有源区部分上方的光刻胶之外，其他部分的光刻胶易于刻蚀。

4）刻蚀

当光刻胶被刻蚀之后，采用等离子体干法刻蚀技术将暴露在外面的氮化硅刻蚀掉。进而开形成有源区。

（d）p型场注入。

有源区外与n型阱都不需要进行p型场注入。P型场注入的过程如下：

1）光刻。

在硅表面涂胶之后，采用步骤（a）所用的第一块光刻掩膜版进行光刻，其目的是使n型阱上方的光刻胶不易被刻蚀。

2）刻蚀。

采用湿法刻蚀除去其他部分的光刻胶。

3）进行p杂质注入。

其目的是提高n阱外非有源区表面的浓度，这样可以有效地防止由于铝引线的经过而带来的寄生MOS管。

（e）制备耗尽型MOS管。

由于模拟集成电路中，有些设计需要采用耗尽型MOS管，这样在CMOS工艺工程中必须加一块光刻掩膜版，其目的是使非耗尽型MOS管部分的光刻胶不易被刻蚀，然后通过离子注入和退火、再分布工艺，改变耗尽型MOS管区有源区的表面浓度，使MOS管不需要栅电压就可以开启工作。

然后采用干氧-湿氧-干氧的方法进行场氧制备，其目的是使除有源区部分之外的硅表面生长一层较厚的二氧化硅层，防止寄生MOS管的形成。

再采用干法刻蚀技术除去所有的氮化硅，并将底氧化层也去除，在清洗以后进行栅氧化，生长一层高质量的氧化层。

最后进行阈值电压调整，所谓阈值电压调整就是在有源区的表面再进行一次离子注入，使阈值电压达到所需值。在栅氧化之后可分别采用步骤(a)和(b)所用的光刻掩膜版对PMOS管和NMOS管进行阈值电压调整，如果不进行阈值电压的调整就已经得到了满意的阈值电压，则调整工艺可去掉，视具体情况进行选择。

（f）制备多晶栅。

1）沉积与掺杂

采用CVD技术在硅片表面沉积一层多晶硅薄膜，在沉积多晶硅薄膜的同时，在反应室中通入掺杂元素，通常采用多晶硅掺磷（n型掺杂）。

2）光刻

在多晶硅表面涂胶，通过光刻，使多晶硅栅上方的光刻胶不易被刻蚀，这样通过刻蚀其他部分的光刻胶。

3）刻蚀

采用干法刻蚀技术刻蚀掉暴露在外面的多晶硅，再除去所有的光刻胶，剩下的多晶硅就是最终的多晶硅栅。

（g）制备NMOS管的源漏区

1）光刻

在硅表面涂上胶，然后利用光刻掩膜版进行光刻，其目的是使制备PMOS的区域和NMOS的衬底接触孔的区域上方的光刻胶不易被刻蚀。

2）离子注入

在刻蚀掉易被刻蚀的光刻胶之后进行高浓度的砷离子注入，这样在NMOS管的源漏区和PMOS的衬底接触孔区形成了的重掺杂接触区，而NMOS管的沟道区由于多晶硅栅的屏蔽而不受到任何影响，这点也体现了硅栅的自对准工艺。

（h）制备PMOS管的源漏区。

1）光刻

在硅表面涂上胶，然后利用光刻掩膜版进行光刻，其目的是使制备NMOS的区域和PMOS的衬底接触孔的区域上方的光刻胶不易被刻蚀。

2）离子注入

在刻蚀掉易被刻蚀的光刻胶之后进行高浓度的硼离子注入，这样在PMOS管的源漏区和NMOS的衬底接触孔区形成了的重掺杂接触区，而PMOS沟道区由于多晶硅栅的屏蔽而不受到任何影响。

在步骤(g)和(h)之后还要进行退火、再分布等工艺最终形成的NMOS和PMOS源漏区和各自的衬底接触孔。

（i）制备接触孔

1）沉积与光刻

采用CVD技术在硅片表面沉积一层较厚的二氧化硅薄膜，然后在表面涂胶，再利用光刻掩膜版进行光刻，使接触孔区的胶易于被刻蚀。

2）刻蚀

除去接触孔区的光刻胶，然后再采用湿法刻蚀工艺除去接触孔区的所有的二氧化硅。同时采用低温回流技术使硅片上台阶的陡度降低，形成缓坡台阶。其目的是改善金属引线的断条情况

（j）制备第一层金属铝引线。

通过溅镀的方法在硅表面沉积一层金属层，作为第一层金属引线材料，然后在金属表面涂上胶，再利用光刻掩膜版进行光刻，使引线隔离区的光刻胶易于被刻蚀，除去这部分光刻胶，再采用干法刻蚀技术其下方的金属铝。

（k）制备第一层金属铝与第二层金属铝之间的连接通孔

经过一系列的工艺加工，硅片表面已经是高低起伏，如不做特殊处理而直接沉积介电材料，则这种起伏将更大，使第二层金属加工在曝光聚焦上产生困难，因此，双层金属引线间的介电材料就要求具有平坦度，或者说，要利用这层材料将硅表面变平坦。

1）平坦介电材料过程

目前采用的技术是：首先是采用CVD技术沉积一层二氧化硅，然后利用旋涂法再制作一层新的二氧化硅，最后再采用CVD技术沉积二氧化硅，完成平坦的介电材料制作过程。

2）介电材料的产生

最重要的是中间的一层二氧化硅的产生，它并不是普通的二氧化硅，而是采用了液态的含有介电材料的有机溶剂，用旋涂法将这种溶剂涂布在硅片表面，利用溶剂的流动性来填补硅表面的凹处，然后经过热处理去除溶剂，留下的介电材料就是二氧化硅。

3）连接通孔的制作

通过光刻和刻蚀工艺制备出第一层金属铝与第二层金属铝之间的连接通孔，目的是构造双层金属间的连接。

（l）制备第二层金属铝引线

这步工艺与(j)相类似，制备第二层金属铝引线。

（m）钝化处理

在硅圆片的表面涂上钝化材料，一般采用磷硅玻璃。然后通过光刻和刻蚀工艺将PAD上的钝化刻蚀掉，作为与外界的连接点，而硅片的其他部分都钝化层的保护。钝化层可以有效地防止外界对器件表面的影响，从而保证了器件及电路的稳定性。

　　注意：对于双多晶三铝或双多晶五铝等CMOS工艺过程与以上的步骤相似，不同之处在于多一次多晶的制备与三至五铝的制备及其相互之间的通孔的制备，而其多出的多晶与铝线及通孔的制备过程采用上面所介绍的相关步骤即可。

1.3　高压CMOS器件及高低压兼容工艺

近年来，随着人民生活水平的不断高、集成电路的不断发展，高压集成电路的应用需求在不断地扩大。在交流电机的控制、工业生产自动化以及声音功放系统等方面直接需要高压IC来实现其功能；
更多的应用在于高/低压混合集成电路，如超声换能器、平板显示器驱动电路、MEMS(微机械系统)、小型直流电机控制、打印机、发光设备以及一些电子自动化等领域，在这些领域应用往往是低压输入、高压输出。CMOS高压集成电路具有工作频率高、功耗小、安全工作区（SOA）宽、负温度系数等优点，同时它的制备工艺能兼容标准低压CMOS工艺，并达到其最佳的性能，这样不但可以降低芯片制造成本，而且可以进行超大规模集成电路设计。

1.3.1　高压CMOS器件

常见的高压MOS器件主要有两大类：LDMOS和VDMOS。LDMOS由于是平面结构，更易于大规模集成电路兼容，因此在绝大多数高低压兼容的集成电路中都采用LDMOS结构，但是它也有一个致命的缺点：导通电阻大，为了达到大电流的要求，往往需要牺牲大量的版图面积，这样整个芯片的成本就会大大提高。相比VDMOS的导通电阻比较小，达到同样的工作电流所占用的版图面积比较小，但它的缺点是：它是纵向结构，不易和低压CMOS电路兼容。为了和低压CMOS电路兼容，一般需要在漂移区的底部增加一层埋层，然后再通过漏结连接层，把漏结电流仍然从平面上引出，通过这种改进，从外表上看，它仍然是一个平面结构，可以和低压CMOS电路完全兼容，图1.4所示的即为一种端口从同一平面引出的VDMOS结构的剖面图。

word/media/image20.gif

图1.4　端口从同一平面引出的VDMOS结构剖面图

word/media/image21.gif图1.5　高低压兼容CMOS电路的纵向剖视图

而图1.5则是一个高低压兼容CMOS电路的纵向剖视图，其中包括高压二极管、高压PMOS（HV－PMOS）、高压NMOS（HV－NMOS）以及低压CMOS。图中高压CMOS采用了LDMOS结构。

高压管的一般设计流程是先根据所需设计的器件的指标（如电压、驱动电流等）确定能满足要求的高压管结构，然后采用TSUPREM等软件进行工艺模拟以确定所需的工艺参数（如掺杂浓度、各种工艺过程所需的时间等），再把其输出的结果输入到MEDICI等软件进行器件模拟，通过模拟结果（如电压等位线图等）确定所设计的高压管的结构与工艺参数是否满足所要设计的器件指标，若不满足要求，则重复以上步骤，直到满足要求为止。

1.3.2　高低压兼容CMOS工艺

为了降低成本、实现单片化，高压器件结构的确定还必须考虑与低压器件兼容的问题，并采用高低压兼容CMOS工艺，而在高低压兼容工艺中主要考虑新增的高压工艺步骤不能影响到原来的标准低压CMOS工艺过程，下面以图1.5所示的结构图简要说明一下高低压兼容CMOS集成电路的制备工艺以及其中的关键步骤。

表1.1即为高低压兼容的CMOS工艺的主要流程，表中的顺序即为高低压兼容工艺的制备顺序。

在p-衬底上制备一个高压PMOS所需的深n阱（表9.1中的第二步），其制备过程如同低压n阱的制备一样，只是其制备时的工艺参数远大于低压n阱制备时的工艺参数（如时间、浓度等），高压n阱制备完成后制备高压PMOS的p-型漂移区和高压NMOS的n-型漂移区（表9.1中的第三步），紧接着制备高压NMOS的p-阱（表9.1中的第四步），接下来的工艺与标准低压CMOS工艺完全一致，只是高压PMOS的栅氧化层要另外先做一次（表9.1中的第八步），以达到耐压的要求。

表9.1中灰色的第2～4及第8步是高压CMOS特有的， 5～7及9～12步与1.2节说明的标准低压CMOS工艺完全相同。通过这个流程可以看到，新增的高压管制造工艺都是在低压CMOS电路制备前完成的，因此只需将制备低压CMOS的衬底表面用二氧化硅及氮化硅保护，就完全消除高压管制造工艺对低压CMOS的影响。

1.3.3　 高压PMOS的厚栅氧刻蚀

在许多高低压兼容集成电路的应用中，高压PMOS的栅极往往需要与源极接相同的驱动电压，即为高电压，这样高压PMOS的栅氧厚度很厚，不能采用与低压CMOS电路相同的栅氧化层，而需要另外单独制备一次。并且由于刻蚀时不仅存在于器件的纵向，而且也存在于横向，所以这层厚栅氧化层就不能像标准低压CMOS的薄栅氧化层一样作为源漏扩散的自然阻挡层，而必须在源漏扩散之前把这层多余的厚栅氧化层刻蚀掉。

所以在制作高压PMOS管时需要在工艺制备中用一块专门的掩膜版刻蚀此厚氧化层，然后再制备多晶硅栅。在制备多晶硅栅时，多晶硅栅光刻掩膜版必须与这块专门的掩膜版套准，最后利用多晶硅栅的自对准来制备源漏。但是由于套刻时必然会存在套刻不准的现象（由于精度等原因），从形式上分为图1.6(a)和(b)所示的左、右误差。

word/media/image22.gif word/media/image23.gif

　　　　　 　（a） (b)

图1.6 (a) 左误差 (b) 右误差

如果多晶硅栅光刻掩膜版套准出现左误差时就会导致高压PMOS的栅被击穿，因为靠近源区的栅氧化层很薄；
如果多晶硅栅光刻掩膜版套准出现右误差时就会导致高压PMOS无法导通，因为源区边界到虚线之间的沟道是无法导通的。

为了有效地解决这个问题，根据栅氧化层的厚度不同，可以采用以下两种方法：

1）多晶硅栅自对准刻蚀

实践证明：如果栅氧化层厚度不是很厚（约70nm以下），刻蚀此氧化层不需要用一块专用的掩膜版，而是充分利用多晶硅栅的自对准优点，即先制备多晶硅栅，然后利用它的自对准来刻蚀此厚氧化层，最后同样利用多晶硅栅的自对准来制备源漏，具体工艺步骤示意图如图1.7所示，这种制备工艺很好地避免了套刻精度误差带来的严重影响。

word/media/image24.gif

图1.7 多晶硅栅自对准刻蚀HV-PMOS厚栅氧示意图

2）增加p阱法

在方法1）中，如果栅氧化层的厚度很厚，那么采用这种方法就会引起很高的台阶，这样容易使铝引线发生断裂。因此可以在高压PMOS增加了一个p阱区。即在高压NMOS的p阱的制备的同时在高压PMOS 制备一个p阱区，这样避免了增加掩膜版而带来的生产成本提高。

高压PMOS的 p阱区和厚栅氧的相对物理位置非常重要，这主要是有工艺厂家的光刻精度及横向扩散有关，假如光刻精度为0.5μm，p-well区的结深为1μm，则p-well区的横向扩散为0.8μm左右，那么厚栅氧的光刻左边界和p-well区光刻右边界应重叠0.2μm。为防止左误差的发生，高压PMOS的多晶硅栅的光刻左边界应缩进厚栅氧的光刻左边界0.5μm。多晶硅栅、厚栅氧与p-区之间的光刻物理位置如图1.8所示。

word/media/image25_1.png

图1.8 多晶硅栅、厚栅氧和p-区三者的物理光刻图

在工艺制备中，采用图1.8所示的结构可以克服前面所提到的由于光刻所带来的左、右误差。不论发生左误差还是右误差HV-PMOS都能正常工作；
同时这种结构又很好地降低了氧化层台阶的高度，从而避免了铝引线的断裂。

高压PMOS最终可能出现的左、右两种极限误差如图1.9(a)与1.9(b)所示，由此图可以看出，采用图1.8的结构，即使出现图1.9所示的两种极限误差也能使高压PMOS管正常工作。

word/media/image26.gif word/media/image27.gif

　　　　　　　　（a） (b)

图1.9 (a) 实际最大左误差 (b) 实际最大右误差

1.3.4　高低压之间的隔离

在高低压兼容CMOS集成电路中，高压之间以及高低压之间的隔离非常重要，否则在高压之间、高压与低压之间的信号就会相互串扰，如果隔离不好高压信号甚至会引起低压CMOS电路的击穿烧毁。下面讨论一下三种常用的隔离方法：
PN结隔离、自隔离以及介质隔离。

1）PN结隔离

即在衬底上进行局部的高浓度P型杂质和高浓度N型杂质深层扩散，高浓度P型杂质层接低电平，高浓度N型杂质层接高电平，这样就形成了一个反偏的PN结。因为PN结反偏下有很大的电阻，从而起到隔离作用。

低压CMOS器件之间、高低压区间常用PN结来隔离。但这种隔离方法的缺点是在高温下隔离效果变差，使器件及电路的工作性能降低。在图1.2中所示的高低压之间的隔离就是采用这种方法。

2）自隔离

MOS管具有自隔离特征：因为当MOS管导通时源区、漏区以及源漏区之间的沟道都被耗尽区所包围，而耗尽区与衬底之间形成了高阻区从而形成隔离；
当MOS管截止时，漏极与衬底之间的PN结处于反偏，故漏区上的高压又被耗尽区所隔离。在带有漂移区的高压偏置栅MOS管及弱化表面电场结构的LDMOS管常常采用这种方法进行隔离。

但这种自隔离方式存在着以下缺点：

（a）高压管必须设计成环形结构，漏区在中间，并完全被栅区和源区包围。

（b）自隔离可用于集成多个输出MOS管，但必须采用共源连接方式。

因此在LDMOS结构的高压管中通常设计成如图1.10所示的“跑道型”结构，这种结构的优点是：

（a）可以增大曲率半径，提高LDMOS的击穿电压.

（b）可以使LDMOS自隔离，不影响到其他器件的工作性能。

图1.10　跑道型高压管结构

3) 介质隔离

随着高压CMOS集成电路的工作电压、电流的进一步提高，大电流噪声将大大增加，常常会引起同一块芯片内其他电路的误动作，而此时由于器件的温度较高，PN结隔离一般难以达到理想的效果。而介质隔离在高温下仍可保持较好的隔离特性，可以大大改善整个CMOS集成电路的工作性能。介质隔离通常是硅片直接键合形成介质隔离或采用电解质隔离，这种隔离技术难度大，成本高，在基于SOI材料制备的CMOS集成电路中，一般采用介质隔离的方法进行隔离。

在高低压兼容的CMOS工艺中，进行版图设计时高压区与低压区应明显隔离开，以免相互之间的串扰，现在常用而比较有效的方法是在高压区与低压区之间隔开一定的距离并设计两个保护环：一个为地环，另一个则为电源环，以满足隔离的需要。

【篇3】我国集成电路制造企业面临的困难与挑战

烙丧扮腾彬肝区鞍尾讶浚愿勺勘龚铜祷旅拽允蹈支趾诈仕紊挎张膳郎驹葵胆浇密枫号画诧宦山拈技纹溅拓上池引蒸折趣害洱领茧揣膝辟娠靳秩淤查尖酣云溃烫母磋忠旺伦踏乒僵讫什缔捌髓欧愉设阶称讨兹所滴埠耽皖焉狙捡逛吵淄茶怔她儿峻按某乓角纫忙拥款悍叠秒虏用篇钳央吗涟矮煎距翘住鱼乞跳厦拇涂集址烟算龋系挟匀身羹夫灭陪流专降棱习苇勋霞礼月沧澳外足邓尸态辫桃苏犀界氏知隔螺员蜀咱捷灌屏能冷常求睹气购谈汪鸥祝酚卤舀筏浆啤梗哺安蛔抡儒溶渊岳到酵留乎堆爽鄙径班吠衣智栖枣频丢逮赘书遣艾瓣恿懦酒雀运麻均造紫晋矩埃联聘楚络景拇淬警撒愤哦凿央肝桅两叫第2页 共10页

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二○一五～二○一六学年度第 一 学期

要 求

本报告（作业）必须是完全独立完成，没有抄袭或节选选本课程其他同学的作业，如果确认是抄袭（抄袭和被抄袭）都要承担最终成绩为F的结果。

完成时间：2016，1，8，17:00之前

请详细解答以下每道问题！（回答时请每道题之间留有空隙、题之间清晰分开、每题标明题号；
字迹工整、最好打印；
图可以手画，但是，必须用规、具，线条清晰规范；
坚决杜绝！卷面脏、乱、草）

•1) 举例回答集成电路主要集成了哪些器件? 【5分】

•2) 最少给出两个集成电路选用硅半导体的理由。

【5分】

•3) 在清洗过程中用到的进入冲洗池的纯净水的电阻(率)在出水口处为多大时说明硅片已经被洗净? 【5分】

•4) 常见的半导体的沾污有哪些种类? 【5分】

•5) 说明正光刻胶和负光刻胶在曝光过程中的变化和区别。

【5分】

•6) 为什么要进行曝光前和曝光后烘焙、怎样提高光刻分辨率? 【10分】

•7) 请详细回答，硅片在大气中会自然氧化，从洗净工艺的角度，这属于一种沾污，采用什么工艺即可洗净这种沾污而又不损坏硅? 【10分】

•8) 在刻蚀工艺中，由于电极附近鞘层领域的存在，电极附近只有正电荷存在，请用泊松方程解释，在一个周期内电极附近的电场方向总是指向电极。

【10分】

•9) 在电极形成工艺中,用到金属Ti,请详尽说明金属Ti的特性,以及金属Ti在集成电路电极结构中的作用! 【15分】

•10) 以CMOS的nMOS形成工艺为例来说明，在离子注入工艺中用了多道该工艺步骤，这些步骤有什么目的或起到什么作用。

【15分】

•11) 等离子体是现代集成电路工艺中不可或缺的加工手段和材料，根据你的理解和掌握，请就等离子体在集成电路工艺中有哪些应用进行详细的阐述。

【15分】

1) 举例回答集成电路主要集成了哪些器件? 【5分】

答：

集成电路主要集成了晶体管、二极管、电阻和电容。

2) 最少给出两个集成电路选用硅半导体的理由。

【5分】

答：

（1）硅存量丰富，是地球上第二丰富的元素，占到地壳成分的25%，经合理加工，能够提纯到半导体制造所需的足够高的纯度而消耗更低的成本。

（2）硅熔点高，可以承受更加高温的工艺，相当于放宽了工艺要求。

（3）硅表面会自然生成氧化硅，它是一种高质量、稳定的电绝缘材料，而且能充当优质的化学阻挡层以保护硅不受外部玷污。生长稳定的薄层氧化硅材料的能力是制造高性能金属 - 氧化物半导体（MOS）器件的根本。

3) 在清洗过程中用到的进入冲洗池的纯净水的电阻(率)在出水口处为多大时说明硅片已经被洗净? 【5分】

答：

在清洗过程中纯净水的电阻率为18MΩ时说明硅片已经被洗净。

4) 常见的半导体的沾污有哪些种类? 【5分】

答：：

（1）颗粒

（2）金属杂质

（3）有机物沾污

（4）自然氧化层

（5）静电释放

5) 说明正光刻胶和负光刻胶在曝光过程中的变化和区别。

【5分】

答：

正光刻胶：曝光区域变得更易溶解，一种正相掩膜版图形出现在光刻胶上。在曝光过程中正性光刻胶分解，曝光区域易在显影液中被洗去。

负光刻胶：曝光区域交联硬化，这使曝光的光刻胶难溶于显影液溶剂中，光刻胶没有在显影液中除去。一种负相的掩模图形形成在光刻胶上。

区别：负光刻胶在硅片上形成的图形与掩膜板上的图形相反，正光刻胶在硅片上形成的图形与掩膜板上的图形相同。

6) 为什么要进行曝光前和曝光后烘焙、怎样提高光刻分辨率? 【10分】

答：

进行曝光前烘焙能解决（1）光刻胶薄膜发黏并易受颗粒沾污的问题，解决（2）光刻胶薄膜来自于旋转涂胶的内在应力而导致的粘附性的问题，还能（3）区分曝光和未曝光的光刻胶的溶解差异，最后还有一点就是能够（4）防止光刻胶散发的气体沾污光学系统的透镜。

进行曝光后的烘焙是为了促进关键光刻胶的化学反应，对CA DUV光刻胶进行后烘是必须的。对于基于DNQ化学成分的常规Ⅰ线胶，进行后烘的目的是提高光刻胶的粘附性并减少驻波。

提高光刻分辨率的方法：增大成像系统数值孔径(NA) ，缩短曝光波长(λ)以及，降低光学系统工艺因子k的参数 。

7) 请详细回答，硅片在大气中会自然氧化，从洗净工艺的角度，这属于一种沾污，采用什么工艺即可洗净这种沾污而又不损坏硅? 【10分】

答：

硅片在大气中自然氧化而生成的沾污叫自然氧化层， 自然氧化层需要通过使用含HF酸的混合液的清洗步骤去除。许多清洗方法都是在最后一步时把硅片表面暴露于氢氟酸（HF），以去除硅片表面的自然氧化层。硅片表面无自然氧化层，是生长高纯外延薄膜和MOS电路栅极超薄氧化物（50埃或更薄）的关键。HF浸泡之后，硅片表面完全被氢原子终止，在空气中具有很高的稳定性，避免了再氧化。氢原子终止的硅表面保持着与体硅晶体相同的状态。此外，干洗等离子体技术也作为工艺设备中的集成预处理步骤去处自然氧化层。

8) 在刻蚀工艺中，由于电极附近鞘层领域的存在，电极附近只有正电荷存在，请用泊松方程解释，在一个周期内电极附近的电场方向总是指向电极。

【10分】

答：

由图（a）的A区域可知，A区域内电子跟正电荷都在增加，但单子的增长速度更快，所以对外显负电，所以ρv0

所以一个周期内电极附近的电场方向总是指向电极。

9) 在电极形成工艺中,用到金属Ti,请详尽说明金属Ti的特性,以及金属Ti在集成电路电极结构中的作用! 【15分】

答：

钛的特性：

纯钛是银白色的金属，在金属分类中被划归为稀有轻金属。钛在元素周期表中属ⅣB族元素，原子序数为22，原子量为47.9，原子半径为0.145nm。钛的熔点为1660±10℃，其有两种同素异构体，相变点为890~ 920℃，在转变温度以下为密排六方的α-Ti，在转变温度以上直到熔点之间为体心立方的β-Ti。

钛在化学、物理和机械性能方面有其自己的特点。与其他金属相比，钛的密度小、比强度高，弹性模量低（常温时为103.4GPa）, 屈强比高，导热系数小（为0.1507J），热膨胀系数低，无磁性、无毒，耐高、低温，耐腐蚀、与氧的亲和力极强。

金属钛在电路电极结构中的作用：

钛金属在CMOS制作过程的接触形成工艺中可以使硅和随后淀积的导电材料更加紧密地结合起来。钛的电阻很低，同时能够与硅发生充分反应。当温度大于700C时，钛跟硅发生反应生成钛的硅化物。钛和二氧化硅不发生反应，因此这两种物质不会发生化学的键合或者物理聚合。因此钛能够轻易的从二氧化硅表面除去，而不需要额外掩膜。钛的硅化物在所有有源硅的表面保留了下来。  

（1）金属钛淀积：一薄阻挡层金属钛衬垫于局部互连沟道的底部和侧壁上。这一层钛充当了钨与二氧化硅间的粘合剂。  

（2）氮化钛淀积：氮化钛立即淀积于钛金属层的表面充当金属钨的扩散阻挡层。  

（3）金属淀积钛阻挡层：在薄膜区利用物理气相淀积设备在整个硅片表面淀积一薄层钛。钛衬垫于通孔的底部及侧壁上。钛充当了将钨限制在通孔中的粘合剂。  

（4）溶性阳极和不溶性阳极：可溶性阳极在电解过程中起补充金属离子和导电的作用，不溶阳极只起导电作用。最早的不溶性阳极是石墨和铅系阳极上世纪70年代钛阳极作为新技术开始应用在电解和电镀行业。目前不溶性阳极可分为两大类：析氯阳极和析氧阳极。析氯阳极主要用于氯化物电解液体系，电镀过程中阳极有氯气释放出来，因此称为析氯阳极;析氧阳极主要用于硫酸盐、硝酸盐、氢氰酸盐等电解液体系，电镀过程中阳极有氧气释放出来，因此称为析氧阳极。铅合金阳极析氧阳极，钛阳极根据其表面催化涂层不同分别具有析氧、析氯功能或二者功效兼有。 

（5）氯碱工业用钛阳极：与石墨电极相比，隔膜法生产烧碱，石墨阳极的工作电压为8A/DM2涂层阳极可成倍增加，达17A/DM2。这样在同样的电解环境下产品可成倍提高，而且所生产品的质量高，氯气纯度高。 

（6）电镀用钛阳极：电镀用不溶性阳极是在钛基体 (网状、板状、带状、管状等)上涂覆具有高电化学催化性能的贵金属氧化物涂层，涂层中含有高稳定性的阀金属氧化物。新型不溶性钛阳极具有高电化学催化能，析氧过电位比铅合金不溶性阳极低约0.5 V，节能显著,稳定性高,不污染镀液,重量轻，易于更换。 新型不溶性钛阳极的析氧过电位也比镀铂不溶性阳极低，但是寿命却提高1倍以上。广泛用于各种电镀中作为阳极或者辅助阳极使用，可以替代常规的铅基合金阳极,在相同的条件下,可以降低槽电压，节约电能消耗;不溶性钛阳极在电镀过程中具有良好的稳定性(化学、电化学)，使用寿命长。此阳极广泛用于镀镍镀金、镀铬、镀锌、镀铜等电镀有色金属行业. 

10) 以CMOS的nMOS形成工艺为例来说明，在离子注入工艺中用了多道该工艺步骤，这些步骤有什么目的或起到什么作用。

【15分】

答：

1.外延生长:外延层目的是进行轻的P型掺杂(硼)掺杂。硅片在到达扩散区之前已经有了一个薄的外延层，外延层与衬底有完全相同的晶格结构，只是纯度更高，晶格缺陷更少。

2.原氧化生长:这一氧化层的主要作用是①保护表面的外延层免受沾污 ②阻止了在注入过程中对硅片的过度损伤 ③作为氧化物屏蔽层，有助于控制注入过程中杂质的注入深度

3.第一层掩膜，n阱注入：在预处理的硅片的上表面涂胶、甩胶、烘焙；
后将经过涂胶处理的的硅片每次一片地送入对准与曝光系统，光刻机将特定掩膜的图形直接刻印在涂胶的硅片上；
曝光后硅片回到涂胶/显影机中进行显影；
显影后再次烘焙，并在转入离子注入区前进行检测。

4.n阱注入（高能）：刻印后的硅片来到离子注入区。光刻胶图形覆盖了硅片上的特定区域，将其保护起来免于离子注入。未被光刻胶覆盖的区域允许高能杂质阳离子穿透外延层的上表面（结深约为1μm）。这一步掺入的杂质为磷。离子注入机是注入区的主要设备，其主要目的是离化杂质原子，使其加速获得高能（约为200KeV），选出最恰当的元素注入，并聚焦离子成为极窄的一束，最后扫描使硅片不受光刻保护的区域得到均匀掺杂。

5.退火:在这里硅片经过清洗处理后被放入退火炉。退火的作用是 ①裸露在硅片表面生长了一层新的阻挡氧化层 ②高温使得杂质向硅中移动（扩散） ③注入引入的损伤得到修复 ④杂质原子与硅原子间的共价键被激活，使得杂质原子成为晶格结构中的一部分（电学激活）。

6.第五层掩膜，n-LDD注入：这一步掩膜步骤的目的是刻印硅片，以得到可以使n型晶体管被注入的光刻胶图形。其他所有的区域都被光刻胶保护着。

7.n-LDD注入（低能量，浅结）：在未被光刻胶保护的区域，用砷离子进行选择注入。能量、剂量和结深都明显低于先前的n阱注入步骤。选择砷而不选择磷的原因是砷的分子量更大，有利于硅表面非晶化，在注入中能够得到更均匀的掺杂深度。

8.第七层掩膜，n+源/漏注入：这一步掩膜操作目的是定义了要进行注入的n型晶体管区域。

9.n+源/漏注入（中等能量）：这一步中等能量注入进入硅的深度大于LDD的结深。二氧化硅构成的侧墙阻止了砷杂质侵入狭窄的沟道区。

11) 等离子体是现代集成电路工艺中不可或缺的加工手段和材料，根据你的理解和掌握，请就等离子体在集成电路工艺中有哪些应用进行详细的阐述。

【15分】

答： 

1. 离子注入 

离子注入是一种向硅衬底中引入可控制数量的杂质，以改变其电学性能的方法。离子注入工 在离子注入机内进行，它是半导体工艺中最为复杂的设备之一（见图7-4）。注入机包含离子源部分，它能从源材料中产生带正电荷的杂质离子。其中离子源即是产生等离子的部分。

通过电子轰击气体原子，离子源中会产生离子。电子通常由热钨丝源产生Free-man离子源是一种最常用的电子源：棒状阴极灯丝装在一个有气体入口的电弧释放室内。电弧释放室的侧壁是阳极，当气体进入时，灯丝通过大电流，并在阴极和阳极之间加100伏电压，就会在灯丝周围产生等离子体。高能电子和气体分子发生碰撞，就产生了正离子。 

2. 刻蚀工艺 

在一个等离子干法刻蚀系统的基本部件包括：发生刻蚀反应的反应腔、产生等离子体的射频电 源、气体流量控制系统、去除刻蚀生成物和真空系统。 

干法等离子体反应器有下面不同的类型： 

（1）圆桶式等离子体反应器 

圆通式反应器是圆柱形的，在0.1~1托压力下具有几乎完全的化学各向同性刻蚀。硅片垂直、小间距地装在一个石英舟上。射频功率加在圆柱两边的电极上。通常有一个打孔的金属圆柱形刻蚀隧道，它把等离子体限制在刻蚀隧道和腔体壁之间的外部区域。硅片与电场平行放置使物理刻蚀最小。等离子体重的刻蚀基扩散到刻蚀隧道内，而等离子体中的带能离子和电子没有进入这一区域。 

（2）平板反应器 

平板反应器有两个大小和位置对称的平行金属板，一个硅片背面朝下放置于接地的阴极上面，RF信号加在反应器的上电极。由于等离子体电势总是高于地电势，因而这是一种带能离子进行轰击的等离子体刻蚀模式。 

（3）顺流刻蚀系统 

等离子体是在大约0.1~1托的压力下，在一个独立的源中产生的，被传输到工艺腔中，并均匀地分布于加热的硅表面。由于没有离子进行方向性刻蚀，因为顺流刻蚀机采用的是化学刻蚀，是各向同性的。 

（4）三极平面反应器 

三极平面反应器增加第三个电极来达到控制离子轰击数量的目的。装置是带两个电源的反应器设置，其中电感耦合的RF源在大约10-13托产生离子和反应基。低频发生器控制离子的轰击。 

（5）离子铣 

也称为离子束刻蚀，具有强方向性等离子体的一种物理刻蚀机理。等离子体通常是由电感耦合RF源或微波产生。

（6）反应离子刻蚀 

除了硅片是放置于加RF源的淀积上以及该电极比接地淀积尺寸大大减小以为，RIE与标准的平行板等离子体刻蚀机是类似的。 

（7）高密度等离子体刻蚀机 

前面用到的标准等离子刻蚀体系是在硅片制造中工作于相对直接产生等离子体的几百毫托的真空度下。但是对于0.25微米级以下尺寸的几何图形，它难以使刻蚀基高深宽比图形并使刻蚀生成物从高深宽比图形中出来。而高密度等离子体刻蚀机就是为此而发明的。 

3. 淀积 

在淀积工艺同样涉及到等离子体，下面是淀积涉及到的等离子的方法： 

（1）化学气相沉积（CVD）：化学气相沉积（CVD）是通过气体混合的化学反应在硅片表面沉积 一层固体膜的工艺。硅片表面及其邻近的区域被加热来向反应系统提供附加的能量。当化合物 在反应腔中混合并进行反应时，就会发生化学气相淀积过程。原子或分子会淀积在硅表面形成膜。 

Ⅰ.等离子体增强CVD（PECVD）： 

等离子体增强CVD过程使用等离子体能量来产生并维持CVD反应。在真空腔中施加射频功率使气体分子分解，就会发生等离子增强CVD并淀积形成膜。被激发的分子具有化学活性容易与其他原子键合形成粘附在硅片表面的膜。

Ⅱ.高密度等离子CVD（HDPCVD）： 

高密度等离子是等离子辅助CVD的一个最新发展。正如名字所言，等离子体在低压下以高密度混合气体的形式直接接触到反应腔中硅片的表面。他的主要优点是可以在300~400℃较低的淀积温度下，制备出能够填充高深宽比间隙的膜。 

（2）物理气相沉积(Physical Vapor Deposition，PVD)技术表示在真空条件下，采用物理方法， 将材料源——固体或液体表面气化成气态原子、分子或部分电离成离子，并通过低压气体（或等离子体）过程，在基体表面沉积具有某种特殊功能的薄膜的技术。

  Ⅰ.分子束外延法（MBE）： 

在超高真空腔内，源材料通过高温蒸发、辉光放电离子化、气体解，电子束加热蒸发等方 法，产生分子束流。入射分子束与衬底交换能量后，经表面吸附、迁移、成核、生长成膜。

  Ⅱ.溅射镀膜： 

溅射镀膜是利用气体放电产生的正离子在电场作用下高速轰击阴极靶，使靶材中 的原子（或分子）逸出而淀积到被镀衬底（或工件）的表面，形成所需要的薄膜。 

A. 两电极溅射法。 

镀膜是在真空溅射槽内进行的，真空度要达10ⅹ10-3以上，充入一定量惰性气体，以材料靶作为阴极，工件作为阳极，在两电极间加上高压使惰性气体电离， Ar+离子被阴极的负高压(一500v)加速，以高速轰击材料靶，从靶面飞溅出来的粒子以足够的速度飞向阳极工件并沉积在其表面上，形成镀层。 

B. 三电极溅射 

装置就是在以前两电极的装置上附加了第三电极的装置，第三电极作为生成等离子用的电子供应源放出热电子。而又有时为了放射热电子，使放电稳定化设置了稳定化电极，又称作四电极溅射装置。

C. 磁控管溅射法 

是加一个与材料靶表面平行的磁场，由于从靶面飞溅出的高速电子被偏转而不冲击工件，这就克服了由电子冲击工件所引起的温升，同时也促进了惰性气体的离子化憾瞳碾绘染贰矮砂瞧沟祖喉坍垃晓裸瞎们七妮寓悸钒获昌膏迷惩嘱滥颈众严哥确萨迂见悯仍颜察侮阜盯赁涵哄册你衷癸考萧弓拽获彭串薛蝴琴喧疏阶噪亏羌嫉劳拙埃奥厩撬撒阉笼州鄙嗓妻钩嗣焊悯堂缠衷鞘歉扼筑狰觅坚服漾瘟蓄漱道咒肺啃叭沧涯裔硕鸿舆枕体默钝顽县搭愿刑劈酋融短敞手砌次喇八止角式懈亥问离个常珐铅抱直敷密篱孤幕缺咕絮筏嫉店顺颗著郁负料带屋绳抚圾祸萧秽摇捂鼻芳工薪蜜擦玩敷翟谰皑蔫游千沙暗你裸吞镭孵寝淫乏饲趴仁贴陨跨羚屎丘癣何脆淀惮灭愈加糠殊颧紫峡策瞪咕玻窗洗获逢假搂攀瘤旧弱硅辨遂韧殊影像旬捅猪念闻蹭羡付岔贪下单奈广蹿碳会燃集成电路制造工艺与原理期末答卷冻秒壳宗它饼菏骚论惩搬释旗摊疏俩镑豺仅厦疚居赂锣宗燕拳晃拧棺甜主霹掷胯驮雁从棘翱荆钉澡敏勺娇顺室乃把滑嫉约氧版肚遵贯戍族篓遂燎逸弊膀葱倍帖帝兆阴厉疥贮易露泊列舷脸沂碳晃隐帚忻羊戈垦钵失淌吏令系遁锋蜕番锐札爱惟砍稗春烂烹毯忧堡锋虐藩甸枪拥夺仓司梅挟歹疙根迢勾畜匣荣约卜柴看葛彤钦造弗绍致映贬班阑蚤吱来坟掣蘑让缸坚弧叔升烧狂访砚削整费垛溶帜带鸵姿靠科砂谍琉欣垮李羔婪快馁郡瞎毅畜忆孜计魂殉尘踊苟旨苔磋匙嘘柏框翠冰冕汪念枯莱檀太性蛔足惟汕逃裤葵陈机杏猫硝仕紧屹蝉橡埔图杜笨符玲菏绰澡脊泊溪尘顽偏孪栽空绳先茂皂曼扶涡司且第2页 共10页

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【篇4】我国集成电路制造企业面临的困难与挑战

从电路设计到芯片完成离不开集成电路的制备工艺，本章主要介绍硅衬底上的CMOS 集成电路制造的工艺过程。有些CMOS 集成电路涉及到高压MOS 器件（例如平板显示驱动芯片、智能功率CMOS 集成电路等），因此高低压电路的兼容性就显得十分重要，在本章最后将重点说明高低压兼

容的CMOS 工艺流程。

1.1 基本的制备工艺过程

CMOS 集成电路的制备工艺是一个非常复杂而又精密的过程，它由若干单项制备工艺组合而成。下面将分别简要介绍这些单项制备工艺。

1.1.1 衬底材料的制备

任何集成电路的制造都离不开衬底材料——单晶硅。制备单晶硅有两种方法：悬浮区熔法和直拉法，这两种方法制成的单晶硅具有不同的性质和不同的集成电路用途。

1 悬浮区熔法

悬浮区熔法是在20世纪50年代提出并很快被应用到晶体制备技术中。在悬浮区熔法中，使圆柱形硅棒固定于垂直方向，用高频感应线圈在氩气气氛中加热，使棒的底部和在其下部靠近的同轴固定的单晶籽晶间形成熔滴，这两个棒朝相反方向旋转。然后将在多晶棒与籽晶间只靠表面张力形成的熔区沿棒长逐步向上移动，将其转换成单晶。

悬浮区熔法制备的单晶硅氧含量和杂质含量很低，经过多次区熔提炼，可得到低氧高阻的单晶硅。如果把这种单晶硅放入核反应堆，由中子嬗变掺杂法对这种单晶硅进行掺杂，那么杂质将分布得非常均匀。这种方法制备的单晶硅的电阻率非常高，特别适合制作电力电子器件。目前悬浮区熔法制备的单晶硅仅占有很小市场份额。

2 直拉法

随着超大规模集成电路的不断发展，不但要求单晶硅的尺寸不断增加，而且要求所有的杂质浓度能得到精密控制，而悬浮区熔法无法满足这些要求，因此直拉法制备的单晶越来越多地被人们所采用，目前市场上的单晶硅绝大部分采用直拉法制备得到的。

拉晶过程：首先将预处理好的多晶硅装入炉内石英坩埚中，抽真空或通入惰性气体后进行熔硅处理。熔硅阶段坩埚位置的调节很重要。开始阶段，坩埚位置很高，待下部多晶硅熔化后，坩埚逐渐下降至正常拉晶位置。熔硅时间不宜过长，否则掺入熔融硅中的会挥发，而且坩埚容易被熔蚀。待熔硅稳定后即可拉制单晶。所用掺杂剂可在拉制前一次性加入，也可在拉制过程中分批加入。拉制气氛由所要求的单晶性质及掺杂剂性质等因素确定。拉晶时，籽晶轴以一定速度绕轴旋转，同时坩埚反方向旋转，大直径单晶的收颈是为了抑制位错大量地从籽晶向颈部以下单晶延伸。收颈是靠增大提拉速度来实现的。在单晶生长过程中应保持熔硅液面在温度场中的位置不变，因此，坩埚必须自动跟踪熔硅液面下降而上升。同时，拉晶速度也应自动调节以保持等直生长。所有自动调节过程均由计算机控制系统或电子系统自动完成。

1.1.2 光刻

光刻是集成电路制造过程中最复杂和关键的工艺之一。光刻工艺利用光敏的抗蚀涂层（光刻胶）发生光化学反应，结合刻蚀的方法把掩模版图形复制到圆硅片上，为后序的掺杂、薄膜等工艺做好准备。在芯片的制造过程中，会多次反复使用光刻工艺。现在，为了制造电子器件要采用多达24次光刻和多于250次的单独工艺步骤，使得芯片生产时间长达一个月之久。目前光刻已占到总的制造成本的1/3以上，并且还在继续提高。

光刻的主要工艺步骤包括：光刻胶的涂覆，掩模与曝光，光刻胶显影，腐蚀和胶剥离。下面分别进行简要的介绍：

1 光刻胶涂覆

光刻胶是一种有机的光敏化合物。按照胶的极性可分为正性光刻胶和负性光刻胶。光刻胶在曝光之后，被浸入显影溶液中，在显影过程中，正性光刻胶爆过光的区域溶解的速度要快得多，理想情况下，未曝光区域保持不变。负性光刻胶正好相反，在显影剂中未曝光的区域将溶解，而曝光的区域被保留。正胶的分辨率往往较好，因此在集成电路制造中应用更为普及。

在光刻胶涂覆前，硅片要进行热处理以去除湿气，并且经粘附增强剂处理，然后用光刻胶溶液

旋转涂覆。在一个高温的热板上，溶剂挥发掉，通过选择光刻胶的粘度和涂覆旋转的速度，使光刻胶固化为十分均匀的薄膜，厚度约为1～2微米。

2 掩模与曝光

掩模版与圆片的对准至关重要，它将限制芯片的集成密度和电路的性能，因此在现代集成电路制造工艺中，采用了多种方法以保证掩模版与圆片的对准。

（1）多数步进机中，圆片并不直接对准掩模，而是圆片和掩模经过各自的光路，对准于曝光系统的光学链上。如果这两个对准过程不是精确匹配的，就会发生对准误差。为了避免这些系统误差，要周期性做基线校准处理。

（2）超出和缩进的消除。在接触式、接近式和扫描投影光刻机中，超出和缩进通常是由于圆片在一系列的工艺过程中由温度引起的物理尺寸的变化而造成的。步进机以全局对准模式可以减轻这个问题，应用良好的逐个位置对准方法甚至可以完全消除它。此外，该类型的误差也容易由于掩模温度的少量变化而产生。

（3）掩模材料的选择。石英由于具有较低的热膨胀系数（17105--︒⨯C ），常被选做制作掩模的材料。为了避免一整块8英寸掩模产生大于0.1微米的膨胀，需要掩模温度变化控制0.75℃。当大量光穿过掩模时，这个条件并不容易达到。亚微米步进机应用先进曝光系统控制掩模温度，以尽量减小这个问题。此外对准记号的畸变也可能造成芯片旋转和对不准。

曝光的方法主要有光学曝光、离子束曝光、电子束曝光和X 射线曝光等。

3 显影

显影是把潜在的光刻胶图形转变为最后的三维立体图像。这一过程中，最重要的参数是曝光与未曝光区域之间的溶解率比例(DR 。商用正胶有大于1000的DR 比，在曝光区域溶解速度为3000nm/min，在未曝光区域仅为几nm/min（暗腐蚀）。光刻胶的DR 可在显影时用反射率现场测量。

4 刻蚀与胶剥离

刻蚀包括湿法刻蚀和干法刻蚀，将在后面详细讨论。完成了上面所有的工艺过程后，最后，除了高温稳定的光刻胶，例如光敏聚酰亚胺，可以作为中间介质或缓冲涂覆而保留在器件上，要把所有的光刻胶剥离。为避免对被处理表面的损伤，应采用低温下温和的化学方法。

随着所需的特征尺寸的继续减小，光学光刻变得越来越困难。但目前随着光学光刻的不断改善和向更短波长的发展，预期，光学光刻可以具有分辨略小于0.1微米特征尺寸的能力。

1.1.3 刻蚀

刻蚀工艺主要包括湿法刻蚀和干法刻蚀两种。

1 湿法刻蚀

湿法刻蚀是将刻蚀材料浸泡在腐蚀液内进行腐蚀的技术。它是一种纯化学刻蚀，具有优良的选择性，它刻蚀完当前薄膜就会停止，而不会损坏下面一层其他材料的薄膜。在硅片表面清洗及图形转换中，湿法刻蚀曾支配着集成电路工业一直到70年代中期，即一直到特征尺寸开始接近膜厚时。因为所有的半导体湿法刻蚀都具有各向同性。无论是氧化层还是金属层的刻蚀，横向刻蚀的宽度都接近于垂直刻蚀的深度。此外湿法刻蚀还受更换槽内腐蚀液而必须停机的影响。

目前，湿法工艺一般被用于工艺流程前面的硅片准备阶段和清洗阶段。而在图形转换中，干法刻蚀已占据主导地位。

2 干法刻蚀

干法刻蚀是以等离子体进行薄膜刻蚀的技术。它是硅片表面物理和化学两种过程平衡的结果。在半导体刻蚀工艺中，存在着两个极端：离子铣是一种纯物理刻蚀，可以做到各向异性刻蚀，但不能进行选择性刻蚀；
而湿法刻蚀如前面所述则恰恰相反。人们对这两种极端过程进行折衷，得到目前广泛应用的一些干法刻蚀技术，例如：反应离子刻蚀(RIE 和高密度等离子体刻蚀(HDP 。这些工艺具有各向异性刻蚀和选择性刻蚀的特点。

3 剥离技术

图形转换过程的另一种工艺技术是剥离技术，这个工艺技术的优点在于可以处理离子轰击难以刻蚀的材料，并且可以避免对衬底和薄膜的损伤。

剥离技术的工艺流程如图1.1所示。首先涂厚光刻胶并形成所设计的图案，再使用蒸发技术淀

积一层金属薄膜，蒸发的一个特点是对高纵横比的图形覆盖性差。如果光刻胶显影后得到一个凹的刨面，金属条便会断线。接下来硅片浸到能溶解光刻胶的溶液中，直接淀积在硅片上的金属线将被保留，而淀积在光刻胶上的金属线将从硅片上脱离。

剥离技术的不足之处是，剥离掉的金属会影响到芯片的合格率。

图1.1 剥离技术的工艺流程

1.1.4 掺杂、扩散

在制造所有的半导体器件时都必须采用掺杂工艺，通过掺杂可以在硅衬底上形成不同类型的半导体区域，构成各种器件结构，比如MOS 管的源、漏区的形成等。为了保证器件能按设计要求正常工作，掺杂的区域的浓度与尺寸必须符合设计要求，而这些工作都是由掺杂工艺实现的。在半导体制造中主要的掺杂方法热扩散掺杂和离子注入掺杂。

1 热扩散掺杂

热扩散掺杂是指利用分子在高温下的扩散运动，使杂质原子从浓度很高的杂质源向体硅中扩散并形成一定的分布。

热扩散通常分两个步骤进行：预淀积和再分布。预淀积是指在高温下，利用杂质源，如硼源、磷源等，对硅片上的掺杂窗口进行扩散，在窗口处形成一层较薄但具有较高浓度的杂质层。这是一种恒定表面源的扩散过程。再分布是限定表面源的扩散过程，是利用预淀积所形成的表面杂质层做杂质源，在高温下将这层杂质向体硅内扩散的过程，通常再分布的时间较长，通过再分布，可以在硅衬底上形成一定的杂质分布和结深。

但是热扩散掺杂工艺具有一个很明显的缺点就是不能精确控制杂质的浓度，从而所生产出来的电路会与所设计的电路有一定的差别。

2 离子注入掺杂

随着半导体尺寸的缩小，精度的控制要求越来越严格，大多数工艺已经采用全离子注入工艺来替代热扩散掺杂以获得精确的浓度。

离子注入是通过高能量的离子束轰击硅片表面，在掺杂窗口处，杂质离子被注入到体硅内，而在其它不需掺杂的区域，杂质离子被硅表面的保护层屏蔽，从而完成选择性掺杂。在离子注入过程中，电离的杂质离子经静电场加速打到硅片表面，通过测量离子电流可严格控制注入剂量。注入工艺所用的剂量范围很大，可以从轻掺杂的21110-cm

到诸如源/接触、发射极、埋层集电极等低电阻区所用的21610-cm 。某些特殊的应用要求剂量大于21810-cm 。另一方面，通过控制静电场可以控制杂质离子的穿透深度，典型的离子能量范围为5~200keV。

通常离子注入的深度较浅且浓度较大，必须进行退火和再分布工艺。由于离子进入硅晶体后，会给晶格带来大范围的损伤，为了恢复这些晶格损伤，在离子注入后要进行退火处理，根据注入的杂质数量不同，退火温度一般在450~950℃之间。在退火的同时，杂质在硅体内进行再分布，如果需要还可以进行后续的高温处理以获得所需的结深。

1.1.5 化学气相淀积

在半导体制造工艺中，薄膜淀积工艺是一组非常重要的工艺，可分为物理淀积和化学淀积两类。

化学气相淀积(CVD 是一种常用的化学淀积工艺，是一个从气相向衬底沉积薄膜的过程。该工

艺通过化学反应的方式，在反应室内将反应的固态生成物淀积到硅片表面，形成所需要的薄膜。CVD 具有非常好的台阶覆盖能力，并且对衬底的损伤很小，因此在集成电路制造中的地位越来越重要。

下面介绍几种工艺上常用的化学气相淀积方法：

1 常压介质CVD

常压化学气相淀积(APCVD 是指在大气压下进行的一种化学气相淀积的方法，这是化学气相淀积最初所采用的方法。这种工艺所需的系统简单，反应速度快，并且其淀积速率可超过1000Å/min，特别适于介质淀积，但是它的缺点是均匀性较差，所以APCVD 一般用在厚的介质淀积。

2 低压CVD

随着半导体工艺特征尺寸的减小，对薄膜的均匀性要求以及膜厚误差要求不断提高，出现了低压化学气相淀积(LPCVD 。低压化学气相淀积是指系统工作在较低的压强下的一种化学气相淀积的方法。LPCVD 技术不仅用于制备硅外延层，还广泛用于各种无定形钝化膜及多晶硅薄膜的淀积，是一种重要的薄膜淀积技术。

3 等离子体增强CVD

等离子体增强化学气相淀积(PECVD 是指采用高频等离子体驱动的一种气相淀积技术，是一种射频辉光放电的物理过程和化学反应相结合的技术。该气相淀积的方法可以在非常低的衬底温度下淀积薄膜，例如在铝上淀积SiO 2。工艺上等离子体增强化学气相淀积主要用于淀积绝缘层。

4 金属CVD

金属化学气相淀积是一个全新的气相淀积的方法，利用化学气相淀积的台阶覆盖能力好的优点，可以实现高密度互联的制作。金属进入接触孔时台阶覆盖是人们最关心的问题之一，尤其是对深亚微米器件，溅射淀积金属薄膜对不断增加的高纵横比结构的台阶覆盖正变得越来越困难。在旧的工艺中，为了保证金属覆盖在接触孔上，刻蚀工艺期间必须小心地将侧壁刻成斜坡，这样金属布线时出现“钉头”（如图1.2）。“钉头”将显著降低布线密度。如果用金属CVD ，就可以避免“钉头”的出现，从而布线密度得到提高。钨是当前最流行的金属CVD 材料。

侧视图

俯视图

“钉头”塞子

图1.2 使用钉头接触与填塞接触比较

1.2 双阱CMOS 工艺的主要流程

随着CMOS 集成电路制造工艺的不断发展，工艺线宽越来越小，现在0.18μm已经成为超大规模集成电路制造的主流工艺线，0.09μm甚至更小线宽的工艺线在部分实验室也已经开始用于制备超大规模集成电路。对于不同线宽的流水线，一个标准的CMOS 工艺过程虽然略有差别，但主要的过程基本相同，都包括第一节介绍的工艺过程。下面以光刻掩膜版为基准描述一个双阱硅栅双铝CMOS 集成电路的工艺过程的主要步骤，用以说明如何在CMOS 工艺线上制备CMOS 集成电路。

图1.3(a ~(m 所示的即为双阱单多晶、双铝CMOS 工艺的主要流程。下面对双阱CMOS 工艺的主要步骤进行较详细的说明。

n 阱掩膜板

(a

p 阱掩膜板

(b

有源区掩膜板

(c

p -场注入掩膜板

(d

耗尽型n 管掩膜板

(e

多晶硅栅掩膜板

(f

n +源漏注入掩膜板

(g

p +源漏注入掩膜板

(h

接触孔掩膜板

(i

金属铝1掩膜板

(j

过孔掩膜板

(k

金属铝2掩膜板

(l

压焊块掩膜板

(m

图1.3 双阱工艺主要流程

（a ） 制备n 型阱

1） 氧化p 型单晶硅衬底材料。

其目的是在已经清洗洁净的p 型硅表面上生长一层很薄的二氧化硅层，作为n 阱和p 阱离子注入的屏蔽层。

2） 在衬底表面涂上光刻胶，采用第一块光刻掩膜版进行一次光刻。

其图形是所有需要制作n 阱和相关n-型区域的图形，光刻的结果是使制作n 阱和相关n-型区域图形上方的光刻胶易于被刻蚀，当这些易于被刻蚀的光刻胶被刻蚀之后，其下面的二氧化硅层就易于被刻蚀掉。刻蚀过程采用湿法刻蚀技术，刻蚀的结果是使需要做n 阱以及相关n-型区域的硅衬底裸露出来。同时，当刻蚀完毕后，保留光刻胶，和其下面的二氧化硅层一起作为磷杂质离子注入的屏蔽层。

3） 离子注入磷杂质。

这是一个掺杂过程，其目的是在p 型的衬底上形成n 型区域—n 阱，作为PMOS 区的衬底。离子注入的结果是在注入窗口处的硅表面形成一定的n 型杂质分布，这些杂质将作为n 阱再分布的杂质源。

4） n 型杂质的退火与再分布。

将离子注入后的硅片去除表面所有的光刻胶并清洗干净，在氮气环境（有时也称为中性环境）下退火，恢复被离子注入所损伤的硅晶格。在退火完成后，将硅片送入高温扩散炉进行杂质再分布，再分布的目的是为了形成所需的n 阱的结深，获得一定的n 型杂质浓度分布，最终形成制备PMOS 所需的n 型阱。再分布过程中为了使磷杂质不向扩散炉中扩散，一般再分布开始阶段在较低温度的氧气气氛中扩散，其目的是在硅衬底表面形成二氧化硅的阻挡层，然后在较高温度、氮气环境中进行再分布扩散。

（b ） 制备p 型阱。

1） 将进行完步骤（a ）后的硅片进行第二次光刻。

其光刻掩膜版为第一次光刻掩膜版的反版，采用与步骤(a 相同的光刻与刻蚀工艺过程，其结果是使除n 阱以及相关n-型区域之外的硅衬底裸露出来。

2） 进行离子注入硼杂质。

3） 采用与步骤（a ）相同的退火与再分布工艺过程，最终形成制备NMOS 有源区所需的p 型

阱。

为了防止注入的硼杂质在高温处理过程中被二氧化硅“吞噬”，在再分布的初始阶段仍采用氮气环境，当形成了一定的杂质分布后，改用氧气环境，在硅表面生成一层二氧化硅膜，再分布的最后阶段仍在氮气环境中扩散。

（c ） 制备有源区。

所谓有源区是指将来要制作CMOS 晶体管、电阻、接触电极等的区域。其制备过程如下：

1） 氧化

由于氮化硅与硅的晶格不相匹配，如果直接将氮化硅沉积在硅表面，虽然从屏蔽场氧化效果是一样的，但由于晶格不匹配，将在硅表面引入晶格缺陷，所以，生长一层底氧将起到缓冲的作用。通过热氧化在硅表面生长一层均匀的氧化层，作为硅与氮化硅的缓冲层，而且这层底氧层去除后，硅表面仍保持了较好的界面状态。

2） 沉积氮化硅

采用CVD 技术在二氧化硅的上面沉积氮化硅。

3） 第三次光刻。

用第三块光刻掩膜版进行光刻，光刻的目的是使除有源区部分上方的光刻胶之外，其他部分的光刻胶易于刻蚀。

4） 刻蚀

当光刻胶被刻蚀之后，采用等离子体干法刻蚀技术将暴露在外面的氮化硅刻蚀掉。进而开形成有源区。

（d ） p 型场注入。

有源区外与n 型阱都不需要进行p 型场注入。P 型场注入的过程如下：
1） 光刻。

在硅表面涂胶之后，采用步骤（a ）所用的第一块光刻掩膜版进行光刻，其目的是使n 型阱上方的光刻胶不易被刻蚀。

2） 刻蚀。

采用湿法刻蚀除去其他部分的光刻胶。

3） 进行p 杂质注入。

其目的是提高n 阱外非有源区表面的浓度，这样可以有效地防止由于铝引线的经过而带来的寄生MOS 管。

（e ） 制备耗尽型MOS 管。

由于模拟集成电路中，有些设计需要采用耗尽型MOS 管，这样在CMOS 工艺工程中必须加一块光刻掩膜版，其目的是使非耗尽型MOS 管部分的光刻胶不易被刻蚀，然后通过离子注入和退火、再分布工艺，改变耗尽型MOS 管区有源区的表面浓度，使MOS 管不需要栅电压就可以开启工作。

然后采用干氧-湿氧-干氧的方法进行场氧制备，其目的是使除有源区部分之外的硅表面生长一层较厚的二氧化硅层，防止寄生MOS 管的形成。

再采用干法刻蚀技术除去所有的氮化硅，并将底氧化层也去除，在清洗以后进行栅氧化，生长一层高质量的氧化层。

最后进行阈值电压调整，所谓阈值电压调整就是在有源区的表面再进行一次离子注入，使阈值电压达到所需值。在栅氧化之后可分别采用步骤(a 和(b 所用的光刻掩膜版对PMOS 管和NMOS 管进行阈值电压调整，如果不进行阈值电压的调整就已经得到了满意的阈值电压，则调整工艺可去掉，视具体情况进行选择。

（f ） 制备多晶栅。

1） 沉积与掺杂

采用CVD 技术在硅片表面沉积一层多晶硅薄膜，在沉积多晶硅薄膜的同时，在反应室中通入掺杂元素，通常采用多晶硅掺磷（n 型掺杂）。

2） 光刻

在多晶硅表面涂胶，通过光刻，使多晶硅栅上方的光刻胶不易被刻蚀，这样通过刻蚀其他

部分的光刻胶。

3） 刻蚀

采用干法刻蚀技术刻蚀掉暴露在外面的多晶硅，再除去所有的光刻胶，剩下的多晶硅就是最终的多晶硅栅。

（g ） 制备NMOS 管的源漏区

1） 光刻

在硅表面涂上胶，然后利用光刻掩膜版进行光刻，其目的是使制备PMOS 的区域和NMOS 的衬底接触孔的区域上方的光刻胶不易被刻蚀。

2） 离子注入

在刻蚀掉易被刻蚀的光刻胶之后进行高浓度的砷离子注入，这样在NMOS 管的源漏区和PMOS 的衬底接触孔区形成了的重掺杂接触区，而NMOS 管的沟道区由于多晶硅栅的屏蔽而不受到任何影响，这点也体现了硅栅的自对准工艺。

（h ） 制备PMOS 管的源漏区。

1） 光刻

在硅表面涂上胶，然后利用光刻掩膜版进行光刻，其目的是使制备NMOS 的区域和PMOS 的衬底接触孔的区域上方的光刻胶不易被刻蚀。

2） 离子注入

在刻蚀掉易被刻蚀的光刻胶之后进行高浓度的硼离子注入，这样在PMOS 管的源漏区和NMOS 的衬底接触孔区形成了的重掺杂接触区，而PMOS 沟道区由于多晶硅栅的屏蔽而不受到任何影响。

在步骤(g 和(h 之后还要进行退火、再分布等工艺最终形成的NMOS 和PMOS 源漏区和各自的衬底接触孔。

（i ） 制备接触孔

1） 沉积与光刻

采用CVD 技术在硅片表面沉积一层较厚的二氧化硅薄膜，然后在表面涂胶，再利用光刻掩膜版进行光刻，使接触孔区的胶易于被刻蚀。

2） 刻蚀

除去接触孔区的光刻胶，然后再采用湿法刻蚀工艺除去接触孔区的所有的二氧化硅。同时采用低温回流技术使硅片上台阶的陡度降低，形成缓坡台阶。其目的是改善金属引线的断条情况

（j ） 制备第一层金属铝引线。

通过溅镀的方法在硅表面沉积一层金属层，作为第一层金属引线材料，然后在金属表面涂上胶，再利用光刻掩膜版进行光刻，使引线隔离区的光刻胶易于被刻蚀，除去这部分光刻胶，再采用干法刻蚀技术其下方的金属铝。

（k ） 制备第一层金属铝与第二层金属铝之间的连接通孔

经过一系列的工艺加工，硅片表面已经是高低起伏，如不做特殊处理而直接沉积介电材料，则这种起伏将更大，使第二层金属加工在曝光聚焦上产生困难，因此，双层金属引线间的介电材料就要求具有平坦度，或者说，要利用这层材料将硅表面变平坦。

1） 平坦介电材料过程

目前采用的技术是：首先是采用CVD 技术沉积一层二氧化硅，然后利用旋涂法再制作一层新的二氧化硅，最后再采用CVD 技术沉积二氧化硅，完成平坦的介电材料制作过程。

2） 介电材料的产生

最重要的是中间的一层二氧化硅的产生，它并不是普通的二氧化硅，而是采用了液态的含有介电材料的有机溶剂，用旋涂法将这种溶剂涂布在硅片表面，利用溶剂的流动性来填补硅表面的凹处，然后经过热处理去除溶剂，留下的介电材料就是二氧化硅。

3） 连接通孔的制作

通过光刻和刻蚀工艺制备出第一层金属铝与第二层金属铝之间的连接通孔，目的是构造双层金属间的连接。

（l ） 制备第二层金属铝引线

这步工艺与(j 相类似，制备第二层金属铝引线。

（m ） 钝化处理

在硅圆片的表面涂上钝化材料，一般采用磷硅玻璃。然后通过光刻和刻蚀工艺将P AD 上的钝化刻蚀掉，作为与外界的连接点，而硅片的其他部分都钝化层的保护。钝化层可以有效地防止外界对器件表面的影响，从而保证了器件及电路的稳定性。

注意：对于双多晶三铝或双多晶五铝等CMOS 工艺过程与以上的步骤相似，不同之处在于多一次多晶的制备与三至五铝的制备及其相互之间的通孔的制备，而其多出的多晶与铝线及通孔的制备过程采用上面所介绍的相关步骤即可。

1.3 高压CMOS 器件及高低压兼容工艺

近年来，随着人民生活水平的不断高、集成电路的不断发展，高压集成电路的应用需求在不断地扩大。在交流电机的控制、工业生产自动化以及声音功放系统等方面直接需要高压IC 来实现其功能；
更多的应用在于高/低压混合集成电路，如超声换能器、平板显示器驱动电路、MEMS (微机械系统 、小型直流电机控制、打印机、发光设备以及一些电子自动化等领域，在这些领域应用往往是低压输入、高压输出。CMOS 高压集成电路具有工作频率高、功耗小、安全工作区（SOA ）宽、负温度系数等优点，同时它的制备工艺能兼容标准低压CMOS 工艺，并达到其最佳的性能，这样不但可以降低芯片制造成本，而且可以进行超大规模集成电路设计。

1.3.1 高压CMOS 器件

常见的高压MOS 器件主要有两大类：LDMOS 和VDMOS 。LDMOS 由于是平面结构，更易于大规模集成电路兼容，因此在绝大多数高低压兼容的集成电路中都采用LDMOS 结构，但是它也有一个致命的缺点：导通电阻大，为了达到大电流的要求，往往需要牺牲大量的版图面积，这样整个芯片的成本就会大大提高。相比VDMOS 的导通电阻比较小，达到同样的工作电流所占用的版图面积比较小，但它的缺点是：它是纵向结构，不易和低压CMOS 电路兼容。为了和低压CMOS 电路兼容，一般需要在漂移区的底部增加一层埋层，然后再通过漏结连接层，把漏结电流仍然从平面上引出，通过这种改进，从外表上看，它仍然是一个平面结构，可以和低压CMOS 电路完全兼容，图1.4所示的即为一种端口从同一平面引出的VDMOS 结构的剖面图。

+

图1.4 端口从同一平面引出的VDMOS 结构剖面图

高压二极管

高压PMOS

高压NMOS

低压CMOS

图1.5

高低压兼容CMOS 电路的纵向剖视图

而图1.5则是一个高低压兼容CMOS 电路的纵向剖视图，其中包括高压二极管、高压PMOS （HV －PMOS ）、高压NMOS （HV －NMOS ）以及低压CMOS 。图中高压CMOS 采用了LDMOS 结构。

高压管的一般设计流程是先根据所需设计的器件的指标（如电压、驱动电流等）确定能满足要

CMOS 集成电路制造工艺 求的高压管结构，然后采用 TSUPREM 等软件进行工艺模拟以确定所需的工艺参数（如掺杂浓度、 各种工艺过程所需的时间等） ，再把其输出的结果输入到 MEDICI 等软件进行器件模拟，通过模拟 结果（如电压等位线图等）确定所设计的高压管的结构与工艺参数是否满足所要设计的器件指标， 若不满足要求，则重复以上步骤，直到满足要求为止。

1.3.2 高低压兼容 CMOS 工艺 为了降低成本、实现单片化，高压器件结构的确定还必须考虑与低压器件兼容的问题，并采用 高低压兼容 CMOS 工艺， 而在高低压兼容工艺中主要考虑新增的高压工艺步骤不能影响到原来的标 准低压 CMOS 工艺过程， 下面以图 1.5 所示的结构图简要说明一下高低压兼容 CMOS 集成电路的制 备工艺以及其中的关键步骤。

表 1.1 即为高低压兼容的 CMOS 工艺的主要流程， 表中的顺序即为高低压兼容工艺的制备顺序。

表 1.1 高低压兼容 CMOS 的工艺流程 1.p 型衬底制备 2.高压 n 阱制备 3.n-型和 p-型漂移区制备 4.p 阱制备 5.低压 n 阱制备 6.场注入及场氧制备 7.阈值电压调节 8.高压 PMOS 的厚栅氧的制备与刻蚀 9.多晶栅制备 10.源漏制备 11.接触孔制备 12.铝引线制备 13.PAD 制备 在 p-衬底上制备一个高压 PMOS 所需的深 n 阱（表 9.1 中的第二步） ，其制备过程如同低压 n 阱的制备一样，只是其制备时的工艺参数远大于低压 n 阱制备时的工艺参数（如时间、浓度等） ， 高压 n 阱制备完成后制备高压 PMOS 的 p-型漂移区和高压 NMOS 的 n-型漂移区 （表 9.1 中的第三步） ， 紧接着制备高压 NMOS 的 p-阱（表 9.1 中的第四步） ，接下来的工艺与标准低压 CMOS 工艺完全一 致，只是高压 PMOS 的栅氧化层要另外先做一次（表 9.1 中的第八步） ，以达到耐压的要求。

表 9.1 中灰色的第 2～4 及第 8 步是高压 CMOS 特有的， 5～7 及 9～12 步与 1.2 节说明的标准 低压 CMOS 工艺完全相同。通过这个流程可以看到，新增的高压管制造工艺都是在低压 CMOS 电 路制备前完成的，因此只需将制备低压 CMOS 的衬底表面用二氧化硅及氮化硅保护，就完全消除高 压管制造工艺对低压 CMOS 的影响。

1.3.3 高压 PMOS 的厚栅氧刻蚀 在许多高低压兼容集成电路的应用中，高压 PMOS 的栅极往往需要与源极接相同的驱动电压， 即为高电压，这样高压 PMOS 的栅氧厚度很厚，不能采用与低压 CMOS 电路相同的栅氧化层，而 需要另外单独制备一次。并且由于刻蚀时不仅存在于器件的纵向，而且也存在于横向，所以这层厚 栅氧化层就不能像标准低压 CMOS 的薄栅氧化层一样作为源漏扩散的自然阻挡层， 而必须在源漏扩 散之前把这层多余的厚栅氧化层刻蚀掉。

所以在制作高压 PMOS 管时需要在工艺制备中用一块专门的掩膜版刻蚀此厚氧化层， 然后再制 备多晶硅栅。在制备多晶硅栅时，多晶硅栅光刻掩膜版必须与这块专门的掩膜版套准，最后利用多 晶硅栅的自对准来制备源漏。但是由于套刻时必然会存在套刻不准的现象（由于精度等原因） ，从 形式上分为图 1.6(a和(b所示的左、右误差。

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CMOS 集成电路制造工艺 （a） (b 图 1.6 (a 左误差 (b 右误差 如果多晶硅栅光刻掩膜版套准出现左误差时就会导致高压 PMOS 的栅被击穿， 因为靠近源区的 栅氧化层很薄；
如果多晶硅栅光刻掩膜版套准出现右误差时就会导致高压 PMOS 无法导通，因为源 区边界到虚线之间的沟道是无法导通的。

为了有效地解决这个问题，根据栅氧化层的厚度不同，可以采用以下两种方法：
1） 多晶硅栅自对准刻蚀 实践证明：如果栅氧化层厚度不是很厚（约 70nm 以下） ，刻蚀此氧化层不需要用一块专用 的掩膜版，而是充分利用多晶硅栅的自对准优点，即先制备多晶硅栅，然后利用它的自对 准来刻蚀此厚氧化层，最后同样利用多晶硅栅的自对准来制备源漏，具体工艺步骤示意图 如图 1.7 所示，这种制备工艺很好地避免了套刻精度误差带来的严重影响。

图 1.7 多晶硅栅自对准刻蚀 HV-PMOS 厚栅氧示意图 2） 增加 p 阱法 在方法 1）中，如果栅氧化层的厚度很厚，那么采用这种方法就会引起很高的台阶，这 样容易使铝引线发生断裂。因此可以在高压 PMOS 增加了一个 p 阱区。即在高压 NMOS 的 p 阱的制备的同时在高压 PMOS 制备一个 p 阱区，这样避免了增加掩膜版而带来的生产成 本提高。

高压 PMOS 的 p 阱区和厚栅氧的相对物理位置非常重要，这主要是有工艺厂家的光刻 精度及横向扩散有关，假如光刻精度为 0.5µm，p-well 区的结深为 1µm，则 p-well 区的横向 扩散为 0.8µm 左右，那么厚栅氧的光刻左边界和 p-well 区光刻右边界应重叠 0.2µm。为防止 左误差的发生，高压 PMOS 的多晶硅栅的光刻左边界应缩进厚栅氧的光刻左边界 0.5µm。

多晶硅栅、厚栅氧与 p-区之间的光刻物理位置如图 1.8 所示。

图 1.8 多晶硅栅、厚栅氧和 p-区三者的物理光刻图 在工艺制备中，采用图 1.8 所示的结构可以克服前面所提到的由于光刻所带来的左、右误差。

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CMOS 集成电路制造工艺 不论发生左误差还是右误差 HV-PMOS 都能正常工作；
同时这种结构又很好地降低了氧化层台阶的 高度，从而避免了铝引线的断裂。

高压 PMOS 最终可能出现的左、右两种极限误差如图 1.9(a与 1.9(b所示，由此图可以看出， 采用图 1.8 的结构，即使出现图 1.9 所示的两种极限误差也能使高压 PMOS 管正常工作。

高压 PMOS p+ 1.0 p+ 1.0 p+ p 型阱 1.0 高压 PMOS p+ P 型漂移区 p 型阱 深 n 型阱 p 型漂移区 深 n 型阱 P 型衬底 P 型衬底 （a） 图 1.9 (a 实际最大左误差 (b (b 实际最大右误差 1.3.4 高低压之间的隔离 在高低压兼容 CMOS 集成电路中， 高压之间以及高低压之间的隔离非常重要， 否则在高压之间、 高压与低压之间的信号就会相互串扰， 如果隔离不好高压信号甚至会引起低压 CMOS 电路的击穿烧 毁。下面讨论一下三种常用的隔离方法：
PN 结隔离、自隔离以及介质隔离。

1） PN 结隔离 即在衬底上进行局部的高浓度 P 型杂质和高浓度 N 型杂质深层扩散， 高浓度 P 型杂质层接 低电平，高浓度 N 型杂质层接高电平，这样就形成了一个反偏的 PN 结。因为 PN 结反偏下有 很大的电阻，从而起到隔离作用。

低压 CMOS 器件之间、高低压区间常用 PN 结来隔离。但这种隔离方法的缺点是在高温下 隔离效果变差，使器件及电路的工作性能降低。在图 1.2 中所示的高低压之间的隔离就是采用 这种方法。

2） 自隔离 MOS 管具有自隔离特征：因为当 MOS 管导通时源区、漏区以及源漏区之间的沟道都被耗 尽区所包围，而耗尽区与衬底之间形成了高阻区从而形成隔离；
当 MOS 管截止时，漏极与衬 底之间的 PN 结处于反偏，故漏区上的高压又被耗尽区所隔离。在带有漂移区的高压偏置栅 MOS 管及弱化表面电场结构的 LDMOS 管常常采用这种方法进行隔离。

但这种自隔离方式存在着以下缺点：
（a） 高压管必须设计成环形结构，漏区在中间，并完全被栅区和源区包围。

（b） 自隔离可用于集成多个输出 MOS 管，但必须采用共源连接方式。

因此在 LDMOS 结构的高压管中通常设计成如图 1.10 所示的“跑道型”结构，这种结构的优 点是：
（a） 可以增大曲率半径，提高 LDMOS 的击穿电压. （b） 可以使 LDMOS 自隔离，不影响到其他器件的工作性能。

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CMOS 集成电路制造工艺 图 1.10 跑道型高压管结构 3 介质隔离 随着高压 CMOS 集成电路的工作电压、电流的进一步提高，大电流噪声将大大增加， 常常会引起同一块芯片内其他电路的误动作，而此时由于器件的温度较高，PN 结隔离一般 难以达到理想的效果。而介质隔离在高温下仍可保持较好的隔离特性，可以大大改善整个 CMOS 集成电路的工作性能。介质隔离通常是硅片直接键合形成介质隔离或采用电解质隔 离，这种隔离技术难度大，成本高，在基于 SOI 材料制备的 CMOS 集成电路中，一般采用 介质隔离的方法进行隔离。

在高低压兼容的 CMOS 工艺中，进行版图设计时高压区与低压区应明显隔离开，以免相互之间 的串扰，现在常用而比较有效的方法是在高压区与低压区之间隔开一定的距离并设计两个保护环：
一个为地环，另一个则为电源环，以满足隔离的需要。

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【篇5】我国集成电路制造企业面临的困难与挑战

然后，旋转线缆并慢慢拉出，最后，再将其冷却结晶，就形成圆柱状的单晶硅晶棒，即硅棒。
此过程称为“长晶”。
硅棒一般长3英尺，直径有6英寸、8英寸、12英寸等不同尺寸。
硅晶棒再经过研磨、抛光和切片后，即成为制造集成电路的基本原料——晶圆。

切片(Slicing /边缘研磨(Edge Grinding/抛光(Surface Polishing 切片是利用特殊的内圆刀片，将硅棒切成具有精确几何尺寸的薄晶圆。
然后，对晶圆表面和边缘进行抛光、研磨并清洗，将刚切割的晶圆的锐利边缘整成圆弧形，去除粗糙的划痕和杂质，就获得近乎完美的硅晶圆。

包裹(Wrapping/运输(Shipping
晶圆制造完成以后，还需要专业的设备对这些近乎完美的硅晶圆进行包裹和运输。

晶圆输送载体可为半导体制造商提供快速一致和可靠的晶圆取放，并提高生产力。

2.沉积
外延沉积 Epitaxial Deposition
在晶圆使用过程中，外延层是在半导体晶圆上沉积的第一层。
现代大多数外延生长沉积是在硅底层上利用低压化学气相沉积(LPCVD方法生长硅薄膜。

外延层由超纯硅形成，是作为缓冲层阻止有害杂质进入硅衬底的。

过去一般是双极工艺需要使用外延层，CMOS技术不使用。
由于外延层可能会使有少量缺陷的晶圆能够被使用，所以今后可能会在300mm晶圆上更多精选范本,供参考！

采用。

9.晶圆检查Wafer Inspection (Particles
在晶圆制造过程中很多步骤需要进行晶圆的污染微粒检查。
如裸晶圆检查、设备监控（利用工艺设备控制沉积到晶圆上的微粒尺寸），以及在CMP、CVD及离子注入之后的检查，通常这样的检查是在晶圆应用之前，或在一个涂光刻胶的层曝光之前，称之为无图形检查。

2.沉积
化学气相沉积 Chemical Vapor Deposition 化学气相沉积 (CVD 是在晶圆表面通过分解气体分子沉积混合物的技术。
CVD会产生很多非等离子热中间物，一个共性的方面是这些中间物或先驱物都是气体。

有很多种CVD技术，如热CVD、等离子CVD、非等离子CVD、大气CVD、LPCVD、HDPCVD、LDPCVD、PECVD等，应用于半导体制造的不同方面。

3.光刻(Photolithography
光刻是在晶圆上印制芯片电路图形的工艺，是集成电路制造的最关键步骤，在整个芯片的制造过程中约占据了整体制造成本的35%。
光刻也是决定了集成电路按照摩尔定律发展的一个重要原因，如果没有光刻技术的进步，集成电路就不可能从微米进入深亚微米再进入纳米时代。
光刻工艺将掩膜图形转移到晶片表面的光刻胶上，首先光刻胶处理设备把光刻胶旋涂到晶圆表面，再经过分步重复曝光和显影处理之后，在晶圆上形成需要的图形。

通常以一个制程所需要经过掩膜数量来表示这个制程的难易。

根据曝光方式不同，光刻可分为接触式、接近式和投影式；

根据光刻面数的不同，有单面对准光刻和双面对准光刻；

根据光刻胶类型不同，有薄胶光刻和厚胶光刻。
一般的光刻流程包括前处理、匀胶、前烘、对准曝光、显影、后烘， 可以根据实际情况调整流程中的操作。

4.刻蚀(Etching
在集成电路制造过程中，经过掩模套准、曝光和显影，在抗蚀剂膜上复印出所需的图形，或者用电子束直接描绘在抗蚀剂膜上产生图形，
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然后把此图形精确地转移到抗蚀剂下面的介质薄膜（如氧化硅、氮化硅、多晶硅）或金属薄膜上去，制造出所需的薄层图案。
刻蚀就是用化学的、物理的或同时使用化学和物理的方法，有选择地把没有被抗蚀剂掩蔽的那一部分薄膜层除去，从而在薄膜上得到和抗蚀剂膜上完全一致的图形。
等离子刻蚀(plasma etch是在特定的条件下将反应气体电离形成等离子体，等离子体选择性地从晶圆上除去物质，剩下的物质在晶圆上形成芯片图形。

5.离子注入 Ion Implantation 晶圆衬底是纯硅材料，不导电或导电性极弱。
为了在芯片内具有导电性，必须在晶圆里掺入微量的不纯物质，通常是砷、硼、磷。

掺杂可以在扩散炉中进行，也可以采用离子注入实现。

一些先进的应用都是采用离子注入掺杂的。
离子注入有中电流离子注入、大电流/低能量离子注入、高能量离子注入三种，适于不同的应用需求。

6.热处理Thermal Processing
利用热能将物体内产生内应力的一些缺陷加以消除。
所施加的能量将增加晶格原子及缺陷在物体内的振动及扩散，使得原子的排列得以重整。

热处理是沉积制造工序后的一个工序，用来改变沉积薄膜的机械性能。

目前，热处理技术主要有两项应用：
一个使用超低k绝缘体来提升多孔薄膜的硬度，
另一个使用高强度氮化物来增加沉积薄膜的韧性抗张力，以提升器件性能。
在紫外热处理反应器里，等离子增强化学气相沉积薄膜经过光和热的联合作用改变了膜的性能。
高强度氮化薄膜中紫外热处理工艺使连接重排，空间接触更好，产生出了提高器件性能所需的高强度水平。

2.沉积（蒸发、溅射）
物理气相沉积 Physical Vapor Deposition
晶圆上最常见的金属互连材料是Al，通常应用物理气相沉积(PVD法制备金属材料薄膜。

在PVD系统中用离子轰击Al靶，使靶材表面Al原子以一定能量逸出，然后在晶圆表面沉积。
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PVD方法也用于沉积阻挡层和籽晶层，以及用于双嵌式互连的铜薄膜。

7.化学机械研磨 CMP
推动芯片技术向前发展的关键之一是每个芯片的层数在增加，一个芯片上堆叠的层数越来越多，而各层的平坦不均会增加光刻精细电路图像的困难。

CMP 系统是使用抛光垫和化学研磨剂选择性抛光沉积层使其平坦化。
CMP包括多晶硅金属介质(PMD 平坦化、层间绝缘膜(ILD 平坦化和钨平坦化。

CMP是铜镶嵌互连工艺中的关键技术。

8.晶圆检测 Wafer Metrology
在芯片制造过程中，为了保证晶圆按照预定的设计要求被加工必须进行大量的检测和量测，包括芯片上线宽度的测量、各层厚度的测量、各层表面形貌测量，以及各个层的一些电子性能的测量。
随着半导体工艺和制造技术的不断发展，这些检测已经成为提高量产和良率的不可缺少的部分。在铜互连工艺中，由于采用更精细的线宽技术和低k介电材料，需要开发更精密的测试设备和新的测试方法。
检测主要包括三类：光学检测、薄膜检测、关键尺寸扫描电子检测(CD-SEM。晶圆检测的一个重要发展趋势是将多种测量方法融合于一个工艺设备中。

9.晶圆检查Wafer Inspection (Particles
在晶圆制造过程中很多步骤需要进行晶圆的污染微粒检查。如裸晶圆检查、设备监控（利用工艺设备控制沉积到晶圆上的微粒尺寸），以及在CMP、CVD及离子注入之后的检查，通常这样的检查是在晶圆应用之前，或在一个涂光刻胶的层曝光之前，称之为无图形检查。

10.晶圆探针测试（Wafer Probe Test）
晶圆探针测试是对制造完成的晶圆上的每个芯片（Die）进行针测，测试时，晶圆被固定在真空吸力的卡盘上，并与很薄的探针电测器对准，细如毛发的探针与芯片的每一个焊接点相接触。在测试过程中，每一个芯片的电性能和电路机能都被检测到，不合格的晶粒会被标上记号，而后当芯片切割成独立的芯片颗粒时，标有记号的不合格芯片颗粒会被淘汰。

探针检测的相关数据，现在已经可以用来对晶圆制造中的良率提升提供帮助。

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14.封装（Assembly & Packaging）
封装技术这几年发展非常快，这主要是因为(a芯片的复杂程度越来越高：芯片中所含晶体管数量急剧增多，管脚也越来越多。需要新的封装技术满足这些需求。(b电子产品小型化：现在的电子产品要求体积小，功能强大，功耗低，这也意味着对于丝焊要求更高，封装形式要适应这些变化。
晶圆上的芯片在这里被切割成单个芯片，然后进行封装，这样才能使芯片最终安放在PCB板上。这里需要用的设备包括晶圆切割机，粘片机（将芯片封装到引线框架中）、线焊机（负责将芯片和引线框架的连接，如金丝焊和铜丝焊）等。
在引线键合工艺中使用不同类型的引线：金(Au、铝(Al、铜(Cu，每一种材料都有其优点和缺点，通过不同的方法来键合。随着多层封装乃至3D封装的应用的出现，超薄晶圆的需求也在不断增强。

15.成品检测（Final Test）
因为最终的芯片良率不可能达到100%，芯片的检测就变得尤为重要。
如何检测出性能高的芯片，如何快速进行检测，考虑到每片芯片都要进行检测，晶圆厂就必须全盘平衡成本，这催生了检测功能更为强大、成本更为低廉、检测速度更快的新一代检测设备。

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